特許

J-GLOBAL ID：201103066521588157

半導体記憶装置

発明者： 早川 誠幸
出願人/特許権者： 株式会社東芝
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2009-257341
公開番号（公開出願番号）：特開2011-103154
出願日： 2009年11月10日
公開日（公表日）： 2011年05月26日
要約：

【課題】書き込み後のビットセルの不良がランダムに発生する場合においても、回路規模の増大を抑制しつつ、誤読み出しの発生頻度を低減する。【解決手段】ビット線BL<0>〜BL<m-1>が同一でワード線WL<0>〜WL<n-1>が異なる複数のビットセルBCに同一データを書き込ませ、アドレスバッファ1は、読み出し時において、ビット線BL<0>〜BL<m-1>が同一でワード線WL<0>〜WL<n-1>が異なる複数のビットセルBCからデータが同時に読み出されるようにロウデコータ2に指示する。【選択図】 図1

請求項（抜粋）：

ロウ方向およびカラム方向にマトリックス状に配置されたビットセルと、 前記ビットセルをロウ方向に選択するワード線と、 前記ビットセルをカラム方向に選択するビット線と、 前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時にワード線を選択するロウデコータと、 前記ビットセルへのデータの書き込み時または前記ビットセルからのデータの読み出し時に前記ビット線を選択する書き込み・読み出し回路と、 前記ビット線が同一で前記ワード線が異なる複数のビットセルからデータが同時に読み出されるように前記ロウデコータに指示するアドレスバッファとを備えることを特徴とする半導体記憶装置。

IPC (3件)：

G11C 17/18 ,  G11C 17/14 ,  G11C 16/06

FI (3件)：

G11C17/00 306A ,  G11C17/06 B ,  G11C17/00 633A

Fターム (8件)：

5B125BA14 ,  5B125BA16 ,  5B125CA28 ,  5B125DA06 ,  5B125DA09 ,  5B125DE09 ,  5B125EA01 ,  5B125EF08