特許
J-GLOBAL ID：201103066630375058
スイッチトキャパシタ回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
谷 義一
公報種別：特許公告
出願番号（国際出願番号）：特願平1-211448
公開番号（公開出願番号）：特開平3-076308
出願日： 1989年08月18日
公開日（公表日）： 1991年04月02日
請求項（抜粋）：
【請求項1】NMOSFETおよびPMOSFETの組み合わせからなるCMOSスイッチの2つのペアをそれぞれの両側に接続した入力容量素子と、反転入力端子と出力端子の間に帰還容量素子を有する演算増幅器とを縦続接続し、前記CMOSスイッチのペアは互いに重なり合わない2相クロックで駆動される第1と第2のCMOSスイッチから構成されるスイッチトキャパシタ回路において、i)前記第1と第2のいずれか一方のCMOSスイッチの一端は基準電位に保持され、ii)前記CMOSスイッチのゲートに印加される正側印加電圧Vddおよび負側印加電圧Vssの差Vdd-Vssが2ボルト以下であり、iii)前記NMOSFETのしきい値電圧Vtnおよび前記PMOSFETのしきい値Vtpは、下限が前記CMOSスイッチのオフ抵抗とオン抵抗の比が500以上となるように設定されると共に、上限がVtn-Vtp≦Vdd-Vss-0.3かつ、しきい値電圧Vtnとしきい値Vtpの少なくとも一方がVtn≦0.25(Vdd-Vss)またはVtp≧-0.25(Vdd-Vss)とした低しきい値電圧(単位:ボルト)のCMOSスイッチを用いることを特徴とするスイッチトキャパシタ回路。
IPC (1件)：
引用特許：
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