特許
J-GLOBAL ID：201103068081664100
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (6件)：
鈴江 武彦
, 村松 貞男
, 橋本 良郎
, 河野 哲
, 中村 誠
, 河井 将次
公報種別：特許公報
出願番号（国際出願番号）：特願2000-210474
公開番号（公開出願番号）：特開2002-025247
特許番号：特許第4005764号
出願日： 2000年07月11日
公開日（公表日）： 2002年01月25日
請求項（抜粋）：
【請求項1】 セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタとからメモリセルを構成し、
このメモリセルを複数個直列接続すると共に、この直列接続部の少なくとも一端に1個以上の選択トランジスタを直列接続してメモリセルブロックを構成して、前記各々のメモリセルブロックの一端をビット線に接続し、他端をプレート電極に接続し、且つ前記セルトランジスタのゲート端子をサブワード線にそれぞれ接続し、
複数の前記サブワード線、複数の前記ビット線、複数の前記プレート線、及び複数の前記メモリセルブロックで構成され、前記サブワード線方向に複数個配置されたサブアレイと、これらサブアレイ間に配置され前記サブワード線をそれぞれ駆動する複数のサブローデコーダと、前記複数のサブアレイのサブワード線方向の端に配置されるメインローデコーダと、このメインローデコーダの出力を、前記サブローデコーダにそれぞれ入力する複数のメインブロック選択線とからメモリセルアレイを構成した半導体記憶装置であって、
前記セルトランジスタと前記強誘電体キャパシタの並列接続に用いる金属配線と同一の金属配線層で、前記メインブロック選択線を構成することを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/22 ( 200 6.01)
, H01L 21/8246 ( 200 6.01)
, H01L 27/105 ( 200 6.01)
G11C 11/22 501 D
, H01L 27/10 444 B
