特許
J-GLOBAL ID：201103068416407840
PLL回路
発明者：
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出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：特許公報
出願番号（国際出願番号）：特願2000-243167
公開番号（公開出願番号）：特開2002-057578
特許番号：特許第3415574号
出願日： 2000年08月10日
公開日（公表日）： 2002年02月22日
請求項（抜粋）：
【請求項1】基準クロックを一の入力端に入力する位相比較回路と、前記位相比較回路から出力される位相差に応じた電圧を生成するチャージポンプと、前記位相差に応じた電圧を平滑化するループフィルタと、前記ループフィルタの出力電圧を制御電圧として入力し該制御電圧で規定される発振周波数のクロックを出力する電圧制御発振器と、前記電圧制御発振器の出力クロックを整数分周する分周回路と、前記分周回路で整数分周された互いに相の異なる二つの分周クロックを入力し、前記二つの分周クロックのタイミング差を所定の内分比で分割した時間で規定される遅延時間の出力信号を出力し、前記内分比が可変とされる位相調整回路と、前記位相調整回路における前記タイミング差を分割する内分比を、前記整数分周期間毎に可変させて設定するための信号を出力する制御手段と、を備え、前記位相調整回路から出力される分周クロックが、前記位相比較回路の他の入力端に入力されて前記基準クロックとの位相差が比較される、ことを特徴とするPLL回路。
IPC (2件)：
FI (2件)：
H03L 7/18 A
, H03L 7/08 J
