特許

J-GLOBAL ID：201103068852741870

セルライブラリ、レイアウト方法およびレイアウト装置

発明者： 佐野 文彦
出願人/特許権者： 株式会社東芝
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2009-281574
公開番号（公開出願番号）：特開2011-124423
出願日： 2009年12月11日
公開日（公表日）： 2011年06月23日
要約：

【課題】欠陥が発生しにくいレイアウト図を簡単な処理で作成する。【解決手段】半導体集積回路のレイアウト設計に用いられる、単位機能を実現するセル毎の設計データのライブラリであるセルライブラリにおいて、セル毎の設計データは、セルが備える端部と、該端部を介して隣接するセルに欠陥を生じせしめやすいか否か、および隣接するセルから欠陥を生じせしめられやすいか否か、を示す属性値と、の対応付けである属性情報を夫々含む。【選択図】図2

請求項（抜粋）：

半導体集積回路のレイアウト設計に用いられる、単位機能を実現するセル毎の設計データのライブラリであるセルライブラリにおいて、 前記設計データは、セルが備える端部と、該端部を介して隣接するセルに欠陥を生じせしめやすいか否か、および隣接するセルから欠陥を生じせしめられやすいか否か、を示す属性値とを対応付けした属性情報を夫々含む、 ことを特徴とするセルライブラリ。

IPC (4件)：

H01L 21/82 ,  G06F 17/50 ,  H01L 21/027 ,  G03F 1/08

FI (5件)：

H01L21/82 B ,  G06F17/50 658Z ,  G06F17/50 658A ,  H01L21/30 502P ,  G03F1/08 A

Fターム (15件)：

2H095BA01 ,  2H095BB01 ,  2H095BB02 ,  5B046AA08 ,  5B046BA04 ,  5B046BA05 ,  5B046JA02 ,  5F064AA04 ,  5F064DD02 ,  5F064DD14 ,  5F064DD24 ,  5F064HH02 ,  5F064HH06 ,  5F064HH10 ,  5F064HH12