特許
J-GLOBAL ID：201103069106188460

オーバーレイド・ページ化メモリ制御レジスタを有するデータ処理システム

発明者：
ジョン・アドルフ・ランガン

ジョン・アドルフ・ランガン について

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ロバート・マニュエル・フロンテラ

ロバート・マニュエル・フロンテラ について

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クレイア・アン・スクロサー

クレイア・アン・スクロサー について


出願人/特許権者：
フリースケール セミコンダクター インコーポレイテッド

フリースケール セミコンダクター インコーポレイテッド について


代理人 (1件)： 桑垣 衛
公報種別：特許公報
出願番号（国際出願番号）：特願平11-004992
公開番号（公開出願番号）：特開平11-338770
特許番号：特許第4664453号
出願日： 1999年01月12日
公開日（公表日）： 1999年12月10日
請求項（抜粋）：
【請求項1】 データ処理システムであって: ページ・セレクタ; 第1共通アドレス空間マップを共有する第1メモリ、第2メモリ、第3メモリ、および第4メモリ; メモリ制御レジスタの仮想集合として、プログラミング・モデル内に現れる第2共通アドレス空間マップを共有する第1メモリ制御レジスタ集合および第2メモリ制御レジスタ集合; を具備し、 前記ページ・セレクタが第1の値を有する場合に前記第1メモリおよび前記第1メモリ制御レジスタ集合が選択され、 前記ページ・セレクタが第2の値を有する場合に前記第2メモリおよび前記第2メモリ制御レジスタ集合が選択され、 前記ページ・セレクタが第3の値を有する場合に前記第3メモリおよび前記第1メモリ制御レジスタ集合が選択され、 前記ページ・セレクタが第4の値を有する場合に前記第4メモリおよび前記第2メモリ制御レジスタ集合が選択され、 前記ページ・セレクタにより選択された前記第1乃至第4メモリの各々は、前記ページ・セレクタの値によらず、前記第1及び第2メモリ制御レジスタ集合に対する一定のアドレス範囲を利用して、対応する選択されたメモリ制御レジスタ集合のビットに基づきプログラムまたは消去される ことを特徴とするデータ処理システム。
IPC (1件)：
G06F 12/06 ( 200 6.01)
FI (1件)：
G06F 12/06 570 A
引用特許：
出願人引用 (8件)
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審査官引用 (22件)
  • 特開平4-054652
  • 特開平3-068046
  • メモリ・ページング装置および不揮発性記憶装置をページングする方法
    公報種別：公開公報   出願番号：特願平4-143753   出願人：インテル・コーポレーション
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引用文献：
出願人引用 (2件)
  • ユーザーズ・マニュアル MC68040 第1版, 19921201, 第1版, pp.117-151
  • MIPS R4000 Microprocessor User's Manual, 19940401, Second Edition, pp.61-98
審査官引用 (4件)
  • ユーザーズ・マニュアル MC68040 第1版, 19921201, 第1版, pp.117-151
  • MIPS R4000 Microprocessor User's Manual, 19940401, Second Edition, pp.61-98
  • ユーザーズ・マニュアル MC68040 第1版, 19921201, 第1版, pp.117-151
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