特許
J-GLOBAL ID：201103070645624493
半導体装置の製造方法
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
宮田 金雄 (外3名)
公報種別：特許公報
出願番号（国際出願番号）：特願平1-086018
公開番号（公開出願番号）：特開平2-264438
特許番号：特許第2504175号
出願日： 1989年04月04日
公開日（公表日）： 1990年10月29日
請求項（抜粋）：
【請求項1】半導体基板上に成長させた半導体活性層上にスペーサ層,金属層,前記スペーサ層のエッチングの終点をそのエッチングの終点とする厚さのポジ型レジストを順次積層する工程、前記ポジ型レジストにゲートパターニングする工程、前記ポジ型レジストをマスクにして前記金属層,スペーサ層をドライエッチングして開口部を設ける工程、ゲートパターニングされた開口部より前記半導体活性層をエッチングして第1のリセス領域を形成する工程、ドライエッチングにより最上層のポジ型レジストをエッチングすると同時に、前記最上層のポジ型レジストのエッチングの終点をそのエッチングの終点として前記スペーサ層のサイドエッチングを行う工程、サイドエッチングされたスペーサ層をマスクにして前記半導体活性層をサイドエッチングして第2のリセス領域を形成し、リセス構造を完成させる工程、全面にゲート金属を蒸着する工程、不要のゲート金属をリフトオフ法で除去しゲート電極を形成する工程を含むことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/338
, H01L 29/812
