特許
J-GLOBAL ID：201103071133666204
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
山下 穣平
公報種別：特許公報
出願番号（国際出願番号）：特願平11-262375
公開番号（公開出願番号）：特開2001-084774
特許番号：特許第3309908号
出願日： 1999年09月16日
公開日（公表日）： 2001年03月30日
請求項（抜粋）：
【請求項1】 行列状に配列される複数のメモリセルと、各々が各行の複数のメモリに接続される複数のワード線と、各々が各列の複数のメモリに接続される複数の列ビット線対と、前記複数のメモリセルのいずれかにデータを書き込むための書き込みドライバと、前記複数のメモリセルのいずれかからデータを読み出すためのセンスアンプと、前記書き込みドライバに接続される書き込み用共通ビット線対と、前記センスアンプに接続される読み出し用共通ビット線対と、各々が各列の列ビット線対、前記書き込み用共通ビット線対及び前記読み出し用共通ビット線対に接続される複数の列選択回路と、各々が各列の列選択回路に接続される複数の列選択線と、を備え、各列の列選択回路は、第1の第1導電型トランジスタと、第2の第1導電型トランジスタと、第1の第2導電型トランジスタと、第2の第2導電型トランジスタと、を備え、前記第1の第1導電型トランジスタのドレインと、前記第1の第2導電型トランジスタのドレインは、対応する列の列ビット線対の一方の線に接続され、前記第2の第1導電型トランジスタのドレインと、前記第2の第2導電型トランジスタのドレインは、前記対応する列の列ビット線対の他方の線に接続され、前記第1の第1導電型トランジスタのソースと、前記第1の第2導電型トランジスタのゲートと、前記第2の第1導電型トランジスタのソースと、前記第2の第2導電型トランジスタのゲートは、前記対応する列の列選択線に接続され、前記第1の第1導電型トランジスタのゲートは、前記書き込み用共通ビット線対の一方の線に接続され、前記第2の第1導電型トランジスタのゲートは、前記書き込み用共通ビット線対の他方の線に接続され、前記第1の第2導電型トランジスタのソースは前記読み出し用共通ビット線対の一方の線に接続され、前記第2の第2導電型トランジスタのソースは前記読み出し用共通ビット線対の他方の線に接続されることを特徴とする半導体記憶装置。
IPC (1件)：
FI (1件)：
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