特許
J-GLOBAL ID：201103071754554051
半導体集積回路の配線方法
発明者：
出願人/特許権者：
代理人 (1件)：
滝本 智之
公報種別：特許公告
出願番号（国際出願番号）：特願平1-151793
公開番号（公開出願番号）：特開平3-016240
出願日： 1989年06月14日
公開日（公表日）： 1991年01月24日
請求項（抜粋）：
【請求項1】論理機能を含むポリセルを複数個並べてセル行を形成して、そのセル行を複数行配置して行間に配線を施すことにより構成されるポリセル方式の半導体集積回路において、前記ポリセルの端子同士の接続情報を表現するネットと前記端子の位置とに基づいて前記端子を接続する配線経路を求めてセル行上を貫通する配線に対して初期的にセル行上の貫通配線位置を与える貫通配線位置探索手段と、ポリセル内部の信号線を貫通配線として使用する第1の貫通領域と、ポリセル内部に用意された貫通配線用の第2の貫通領域と、ポリセル間の間隔を広げることにより確保される貫通配線用の第3の貫通領域とに前記貫通配線位置から貫通配線が通過する領域を割り当てる貫通領域割り当て手段と、前記第3の貫通領域が使用されることによりセル行の長さが長くなった第1のセル行を選択するセル行選択手段と、前記第1のセル行で、同一ネットに使用された貫通領域が2個以上複数個存在し、そのうち前記第2の貫通領域あるいは第3の貫通領域が1個以上含まれる第1のネットを探索するネット探索手段と、前記第1のネットの配線経路を変更し、前記第1のセル行上で前記第1のネットに割り当てられた貫通領域の数を減らして前記第1のセル行上に存在する貫通領域の再割り当てをすることにより前記第1のセル行に含まれる第3の貫通領域を削除して前記第1のセル行の長さを短くする短縮手段とを備えたことを特徴とする半導体集積回路の配線方法。
IPC (1件)：
FI (2件)：
H01L 21/82 B
, H01L 21/82 C
