特許

J-GLOBAL ID：201103073650239319

トランジスタの製造方法、トランジスタ及び回路基板

発明者： 下谷 啓 ,  飯田 靖 ,  桑原 隆比古
出願人/特許権者： 富士ゼロックス株式会社
代理人 (2件)： 平田 忠雄 ,  遠藤 和光
公報種別：公開公報
出願番号（国際出願番号）：特願2009-146669
公開番号（公開出願番号）：特開2011-003791
出願日： 2009年06月19日
公開日（公表日）： 2011年01月06日
要約：

【課題】簡単な製造方法によって製造することができ、かつ良好な電気特性を有するトランジスタの製造方法、トランジスタ及び回路基板を提供する。【解決手段】トランジスタ1は、基板10と、基板10の表面に形成されたゲート電極12と、基板10上にゲート電極12を覆うように形成されたゲート絶縁膜14と、ゲート電極12の両側にゲート絶縁膜14を介して形成されたソース電極16及びドレイン電極18と、ソース電極16及びドレイン電極18上の厚肉部200とソース電極16及びドレイン電極18によって挟まれたゲート絶縁膜14上に設けられ、厚肉部200よりも膜厚の薄い薄肉部202とを有する表面処理膜20と、厚肉部200と薄肉部202とで形成された凹部204に設けられた有機半導体膜22とを備えて概略構成されている。【選択図】図1

請求項（抜粋）：

ゲート電極、ゲート絶縁膜、ソース電極及びドレイン電極が形成された基板を準備する工程と、 前記基板上に形成された前記ソース電極及び前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に表面処理剤を含む溶液を塗布する工程と、 塗布された前記溶液を乾燥させることにより、前記ソース電極及び前記ドレイン電極上に厚肉部と前記ソース電極及び前記ドレイン電極によって挟まれた前記ゲート絶縁膜上に前記厚肉部よりも膜厚の薄い薄肉部とを有する表面処理膜を形成する工程と、 形成された前記表面処理膜の前記厚肉部と前記薄肉部とで形成された凹部に半導体膜を形成する工程と、 を含むトランジスタの製造方法。

IPC (3件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 51/05

FI (4件)：

H01L29/78 618A ,  H01L29/78 618B ,  H01L29/78 618C ,  H01L29/28 100A

Fターム (46件)：

5F110AA16 ,  5F110BB01 ,  5F110BB03 ,  5F110BB05 ,  5F110CC03 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD04 ,  5F110DD05 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE08 ,  5F110EE09 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF23 ,  5F110FF27 ,  5F110FF29 ,  5F110GG05 ,  5F110GG06 ,  5F110GG22 ,  5F110GG23 ,  5F110GG28 ,  5F110GG29 ,  5F110GG42 ,  5F110GG57 ,  5F110HK01 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HK06 ,  5F110HK08 ,  5F110HK09 ,  5F110HK32 ,  5F110HK33 ,  5F110QQ01 ,  5F110QQ06