特許
J-GLOBAL ID：201103075792627360
ディジタルPLL回路とその制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
畑 泰之
公報種別：特許公報
出願番号（国際出願番号）：特願平11-090667
特許番号：特許第3049050号
出願日： 1999年03月31日
請求項（抜粋）：
【請求項1】 基準クロック信号を第1のステップで遅延させ、第1の遅延クロック信号を出力する可変遅延回路と、前記第1の遅延クロック信号を前記第1のステップより小さい第2のステップで遅延させ、第2の遅延クロック信号を出力する遅延微調整回路と、前記第2の遅延クロック信号に応答して帰還クロック信号を出力するクロックツリー回路と、前記基準クロック信号の位相と帰還クロック信号の位相とを比較する位相比較回路と、前記位相比較回路の比較結果に基づき、このディジタルPLL回路のシーケンスを制御するシーケンス制御回路と、前記位相比較回路の比較結果に基づき、前記シーケンス制御回路が出力するカウンタ制御信号に基づきアップカウント又はダウンカウントするアップダウンカウンタと、前記アップダウンカウンタの出力信号をラッチすると共に、前記可変遅延回路及び遅延微調整回路に遅延選択信号を出力するラッチ回路と、リセット信号及び前記基準クロック信号の供給を受けてカウント信号を前記シーケンス制御回路に出力するカウンタと、前記カウンタの出力信号を受けて前記シーケンス制御回路が出力するカウント動作信号と前記可変遅延回路の出力する第1の遅延クロック信号とに基づき前記ラッチ回路のラッチタイミングを制御するタイミング調整回路とからなるディジタルPLL回路において、第1の遅延時間だけ前記基準クロック信号を遅延させて遅延基準クロック信号を生成し、この遅延基準クロック信号を前記可変遅延回路に出力する微調整遅延回路を設けると共に、前記位相比較回路を、少なくとも、前記帰還クロック信号を前記第1の遅延時間遅延せしめた第1の遅延信号の位相と前記遅延基準クロック信号の位相とを比較する第1の位相比較回路と、前記帰還クロック信号を遅延し第2の遅延信号を生成すると共に、この第2の遅延信号の遅延時間は、前記第1の遅延時間より小さくし、この第2の遅延信号の位相と前記遅延基準クロック信号の位相とを比較する第2の位相比較回路と、前記帰還クロック信号を遅延し第3の遅延信号を生成すると共に、この第3の遅延信号の遅延時間は、前記第2の遅延時間より小さくし、この第3の遅延信号の位相と前記遅延基準クロック信号の位相とを比較する第3の位相比較回路と、前記帰還クロック信号を遅延し第4の遅延信号を生成すると共に、この第4の遅延信号の遅延時間は、前記第1の遅延時間より大きくし、この第4の遅延信号の位相と前記遅延基準クロック信号の位相とを比較する第4の位相比較回路と、前記帰還クロック信号を遅延し第5の遅延信号を生成すると共に、この第5の遅延信号の遅延時間は、前記第4の遅延時間より大きくし、この第5の遅延信号の位相と前記遅延基準クロック信号の位相とを比較する第5の位相比較回路と、で構成したことを特徴とするディジタルPLL回路。
IPC (4件)：
H03L 7/081
, G06F 1/10
, H03K 5/00
, H03L 7/087
H03L 7/08 J
, H03L 7/08 P
, G06F 1/04 330 A
, H03K 5/00 V
