特許

J-GLOBAL ID：201103078209876542

演算増幅回路

発明者： 江藤 俊之
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2010-108667
公開番号（公開出願番号）：特開2011-239154
出願日： 2010年05月10日
公開日（公表日）： 2011年11月24日
要約：

【課題】低電源電圧、低消費電流に対応可能とし、高利得、広帯域化を図る演算増幅回路を提供する。【解決手段】入力信号を差動で受け低抵抗負荷R1、R2を持つ差動対M1、M2を含む初段増幅部と、前記初段増幅部の出力に接続され出力端子から出力信号を出力する次段増幅部を備え、次段増幅部は前記差動対M1、M2の出力対の一つをゲートに入力し前記出力端子にドレインが接続されたトランジスタM19,M20を含む1段構成の第1の信号経路と、前記差動対の出力対の他方をゲートに入力するトランジスタM5,M6を含む入力段と、前記出力端子にドレインが接続されたトランジスタM17,M18を含む出力段とを備えた第2の信号経路とを備えている。さらに次段増幅部において、第1の信号経路のトランジスタM19,M20と第2の信号経路のトランジスタM5,M6に流れるバイアス電流を設定するバイアス回路を備えている。【選択図】図1

請求項（抜粋）：

入力信号を差動で受け抵抗負荷を持つ差動対を含む初段増幅部と、 前記初段増幅部の出力に接続され出力端子から出力信号を出力する次段増幅部と、 を備え、 前記次段増幅部は、 第1電源にソースが接続され、前記差動対の出力対の一つにゲートが接続され前記出力端子にドレインが接続されたトランジスタを含む1段構成の第1の信号経路と、 前記第1電源にソースが接続され、前記差動対の出力対の他方にゲートが接続されたトランジスタを含む入力段と、第2電源にソースが接続され、前記出力端子にドレインが接続されたトランジスタを含む出力段と、 前記入力段の前記トランジスタのドレインと第1のノードで入力が接続され、前記出力段の前記トランジスタのゲートと第2のノードで出力が接続された中間段を備えた第2の信号経路と、 を備え、さらに、 前記次段増幅部において、少なくとも、前記第1の信号経路の前記トランジスタと前記第2の信号経路の入力段のトランジスタに流れるバイアス電流を所定値に設定するバイアス回路を備えた演算増幅回路。

IPC (3件)：

H03F 1/02 ,  H03F 3/45 ,  H03F 1/48

FI (3件)：

H03F1/02 ,  H03F3/45 A ,  H03F1/48

Fターム (22件)：

5J500AA01 ,  5J500AA12 ,  5J500AC35 ,  5J500AC36 ,  5J500AC37 ,  5J500AC62 ,  5J500AF01 ,  5J500AF09 ,  5J500AF10 ,  5J500AF17 ,  5J500AH10 ,  5J500AH25 ,  5J500AH29 ,  5J500AK02 ,  5J500AK05 ,  5J500AK09 ,  5J500AK12 ,  5J500AK47 ,  5J500AM11 ,  5J500AM17 ,  5J500DM03 ,  5J500DN01