特許
J-GLOBAL ID：201103078510786222
集積メモリセルの製造法
発明者：
出願人/特許権者：
代理人 (1件)：
山本 恵一
公報種別：特許公報
出願番号（国際出願番号）：特願平1-179195
公開番号（公開出願番号）：特開平2-125668
特許番号：特許第3021472号
出願日： 1989年07月13日
公開日（公表日）： 1990年05月14日
請求項（抜粋）：
【請求項1】相互に電気的に絶縁したメモリ点のマトリックスを持ち、各メモリ点はソース(4)、ドレイン(6)、浮遊ゲート(350)、制御ゲート(38)及び浮遊ゲートの下にあるチャネル(5)を有し、ソースとドレインとは浮遊ゲートの両側に位置し、各メモリ点の浮遊ゲートは相互に横方向に離れていて、他の1つ又は2つの浮遊ゲートから第1の方向(X)に沿って絶縁されている、半導体基板上のEPROM型又はEEPROM型の集積メモリセルを製造する方法において、フィールド酸化層(18)の上に第1の方向にそって浮遊ゲートの横方向の絶縁手段(320)を形成するように凹凸の中の絶縁パターンによりスペーサを形成するステップと、その後2つのスペーサの間に浮遊ゲートを形成するステップとを有し、浮遊ゲート(350)の間に横方向の絶縁手段(320)を形成する時に、浮遊ゲートの長さを規定するパターンを有するエッチングマスクを使用し、使用されるマスクは2つのゲートパターンの中のひとつを有し、マスクのパターンのピッチは浮遊ゲートの2つの長さ(L)と2つのゲートを分離するスペーサの2つの長さ(X3)との和に対応することを特徴とする、EPROM型又はEEPROM型集積メモリセルの製造法。
IPC (5件)：
H01L 21/8247
, G11C 16/04
, H01L 27/115
, H01L 29/788
, H01L 29/792
H01L 29/78 371
, H01L 27/10 434
, G11C 17/00 621 A
