特許
J-GLOBAL ID：201103078967299548
半導体集積回路のトレンチ分離方法
発明者：
出願人/特許権者：
代理人 (5件)：
八田 幹雄
, 野上 敦
, 奈良 泰男
, 齋藤 悦子
, 宇谷 勝幸
公報種別：特許公報
出願番号（国際出願番号）：特願2000-207238
公開番号（公開出願番号）：特開2001-024054
特許番号：特許第3701175号
出願日： 2000年07月07日
公開日（公表日）： 2001年01月26日
請求項（抜粋）：
【請求項1】半導体基板上に第1開口部及び前記第1開口部より広い第2開口部からなるマスクパターンを形成する段階と、前記第1開口部の底部全体を覆う第1スペーサー及び前記第2開口部の側壁縁部に第2スペーサーを形成する段階と、前記第2スペーサーに囲まれた前記第2開口部内に犠牲物質膜パターンを形成する段階と、前記第1及び第2スペーサーを選択的に除去して前記第1及び第2スペーサーの下部の半導体基板を露出させる段階と、前記露出した半導体基板及び前記犠牲物質膜パターンを同時にエッチングし、前記露出した半導体基板及び前記犠牲物質膜パターン下部にそれぞれトレンチ領域を形成する段階と、ただし、前記露出した半導体基板に形成されたトレンチは前記犠牲物質膜パターン下部に形成されたトレンチより深く形成されてなり、前記トレンチ領域を充填する素子分離膜を形成する段階とを含むトレンチ分離方法。
IPC (1件)：
FI (1件)：
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