特許
J-GLOBAL ID：201103079168757190
非同期信号検出回路
発明者：
出願人/特許権者：
代理人 (1件)：
野田 茂
公報種別：特許公報
出願番号（国際出願番号）：特願平11-356045
公開番号（公開出願番号）：特開2001-175362
特許番号：特許第3533127号
出願日： 1999年12月15日
公開日（公表日）： 2001年06月29日
請求項（抜粋）：
【請求項1】 被検出信号が一定時間以上継続してアクティブとなったとき検出信号を出力する非同期信号検出回路であって、前記被検出信号がアクティブとなったときワンショットパルス信号を出力する第1のパルス生成回路と、第1の遅延回路と、前記第1のパルス生成回路および前記第1の遅延回路のいずれかの出力信号を選択して前記第1の遅延回路に入力するセレクタ回路と、前記被検出信号がアクティブの状態で前記第1の遅延回路がパルス信号を出力したとき同パルス信号を出力する第1の論理回路と、前記第1の論理回路が出力するパルス信号をカウントし、1以上のパルス信号をカウントしているときカウント動作中信号を出力し、所定数のパルス信号をカウントしたときカウント完了信号を出力すると共に前記カウント動作中信号の出力を停止し、リセット信号によりリセットされる非同期バイナリカウンタ回路と、前記被検出信号がインアクティブとなったときワンショットパルス信号を出力する第2のパルス生成回路と、前記第2のパルス生成回路が出力したワンショットパルス信号を入力とする第2の遅延回路と、前記被検出信号がインアクティブの状態で前記第2の遅延回路がパルス信号を出力したとき同パルス信号を前記リセット信号として前記非同期バイナリカウンタ回路に出力する第2の論理回路とを備え、前記非同期バイナリカウンタ回路が前記カウント動作中信号を出力しているとき前記セレクタ回路は前記第1の遅延回路が出力するパルス信号を選択して前記第1の遅延回路に入力し、前記検出信号は、前記非同期バイナリカウンタ回路の前記カウント完了信号にもとづいて生成されることを特徴とする非同期信号検出回路。
IPC (1件)：
FI (1件)：
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