特許

J-GLOBAL ID：201103079548592630

FIFOメモリ制御回路

発明者： 山田 高 ,  堀川 幸司
出願人/特許権者： シャープ株式会社
代理人 (1件)： 山本 秀策
公報種別：特許公報
出願番号（国際出願番号）：特願2000-120041
公開番号（公開出願番号）：特開2001-307476
特許番号：特許第3815948号
出願日： 2000年04月20日
公開日（公表日）： 2001年11月02日
請求項（抜粋）：

【請求項1】 書き込みクロックの周波数が読み出しクロックの周波数よりも高い場合に用いられるFIFOメモリ制御回路であって、 書き込みアドレスを発生する書き込みアドレス発生回路と、 読み出しアドレスを発生する読み出しアドレス発生回路と、 所定数のワードを格納可能な記憶容量を有し、書き込み許可信号がアサートされているときに、該書き込みクロックに同期して該書き込みアドレスに指定された場所に書き込みデータが書き込まれ、読み出し許可信号がアサートされているときに、該読み出しクロックに同期して該読み出しアドレスに指定された場所から読み出しデータが読み出されるメモリと、 該読み出しアドレスの最下位ビットと該書き込みクロックに基づいて、カウントダウンイネーブル信号を生成するカウントダウンイネーブル信号生成回路と、 該カウントアップイネーブル信号として該書き込み許可信号がアサートされているときに、該書き込みクロックに同期してカウントアップし、該カウントダウンイネーブル信号がアサートされているときに、該書き込みクロックに同期してカウントダウンするアップダウンカウンタとを備え、 該カウントダウンイネーブル信号生成回路は、該読み出しアドレスの最下位ビットの値を該書き込みクロックのタイミングで取り込んで出力する第1フリップフロップと、該第1フリップフロップからのデータ出力を該書き込みクロックのタイミングで取り込んで出力する第2フリップフロップと、該第1フリップフロップのデータ出力と該第2フリップフロップのデータ出力の排他的論理和をとって該カウントダウンイネーブル信号として出力する第1排他的論理和手段とを有しているFIFOメモリ制御回路。

IPC (5件)：

G11C 7/00 ( 200 6.01) ,  G06F 5/14 ( 200 6.01) ,  G06F 12/00 ( 200 6.01) ,  G06F 12/16 ( 200 6.01) ,  G06F 13/38 ( 200 6.01)

FI (5件)：

G11C 7/00 318 A ,  G06F 5/06 313 ,  G06F 12/00 594 ,  G06F 12/16 310 D ,  G06F 13/38 310 D