特許
J-GLOBAL ID：201103080468376536
ネットワークにおける遅延改善箇所特定処理方法およびその装置,並びにそのプログラムの記録媒体
発明者：
出願人/特許権者：
代理人 (3件)：
小笠原 吉義
, 森田 寛
, 長谷川 文廣
公報種別：特許公報
出願番号（国際出願番号）：特願平11-155285
公開番号（公開出願番号）：特開2000-348073
特許番号：特許第3766234号
出願日： 1999年06月02日
公開日（公表日）： 2000年12月15日
請求項（抜粋）：
【請求項1】少なくとも遅延解析手段と,遅延改善量・コスト計算手段と,ノード挿入手段と,セパレータ集合抽出手段と,遅延改善箇所特定手段とを備える計算機によりネットワークにおける遅延改善可能な箇所を特定する方法であって,
前記遅延解析手段が,遅延改善対象となるネットワークのネットワークデータと遅延制約データとをもとに各ノードごとに遅延解析を行う第1の処理過程と,
前記遅延改善量・コスト計算手段が,前記遅延解析の処理結果に基づき,ネットワーク中の全てのノードの遅延改善可能量,遅延改善コストおよび遅延的な余裕を示すスラックを計算し,これらの値を各ノードに対応させて記憶装置に記憶する第2の処理過程と,
前記ノード挿入手段が,前記記憶装置に記憶されたデータをもとに,ネットワーク中の全ての中間ノードnについて,中間ノードnへの入力ノード中で最小のスラックを持つノード以外の全ての各入力ノードと前記中間ノードnとの間に,当該入力ノードのスラックと前記最小のスラックを持つノードのスラックとの差を遅延改善可能量とし遅延改善コストを0としたダミーノードをそれぞれ挿入し,また,前記中間ノードnからの出力ノード中で最小のスラックを持つノード以外の全ての各出力ノードと前記中間ノードnとの間に,当該出力ノードのスラックと前記最小のスラックを持つノードのスラックとの差を遅延改善可能量とし遅延改善コストを0としたダミーノードをそれぞれ挿入する第3の処理過程と,
前記セパレータ集合抽出手段が,前記ダミーノード挿入後のネットワークについて,そのネットワークを入力側と出力側に二分するノード集合であるセパレータ集合を抽出する第4の処理過程と,
前記遅延改善箇所特定手段が,前記第4の処理過程で求められた一つのセパレータ集合で改善できる遅延改善量を当該セパレータ集合に含まれるノードの遅延改善可能量の最小値とし,1または複数のセパレータ集合による遅延改善量の合計が目標とするネットワークの遅延改善量を達成するセパレータ集合の組を探索し,探索されたセパレータ集合の組に含まれるノードの遅延改善コストの和が小さいものを選択することにより,ネットワークの遅延改善箇所を特定する第5の処理過程とを有する
ことを特徴とするネットワークにおける遅延改善箇所特定処理方法。
IPC (3件)：
G06F 17/50 ( 200 6.01)
, G06Q 50/00 ( 200 6.01)
, G06Q 10/00 ( 200 6.01)
G06F 17/50 656 D
, G06F 17/60 114
, G06F 17/60 162 C
