特許
J-GLOBAL ID：201103081917894950
プリチャージおよび等化組み合わせ回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
矢野 敏雄 (外3名)
公報種別：特許公報
出願番号（国際出願番号）：特願平11-227747
公開番号（公開出願番号）：特開2000-068470
特許番号：特許第3512684号
出願日： 1999年08月11日
公開日（公表日）： 2000年03月03日
請求項（抜粋）：
【請求項1】 第1および第2の電界効果プリチャージトランジスタ(1,3)と等化トランジスタ(2)が設けられており、該等化トランジスタ(2)は2つのプリチャージトランジスタ(1,3)の間に直列に配置されており、これら2つのプリチャージトランジスタ(1,3)と等化トランジスタ(2)のゲートは1つの共通のゲート(11,12)にまとめられており、プリチャージトランジスタ(1,3)のソースは1つの共通のソース(13)に、第1のプリチャージトランジスタ(1)のドレインおよび等化トランジスタ(2)のドレインは1つの共通のドレイン(7,10)に、等化トランジスタ(2)のソースと第2のプリチャージトランジスタ(3)のドレインは1つの共通のソース/ドレイン(8,9)にまとめられている形式の、複数のビットラインペアを有するメモリセルフィールドから成る半導体メモリアレイのためのプリチャージおよび等化組み合わせ回路において、前記共通のゲート(11,12)はT字形として形成されており、該T字形は横棒と縦棒をもち、該縦棒は1つのビットラインペアにおける個々のビットライン(BLT,BLC)間の領域の方向に折り曲げられており、かつ前記共通のゲート(11,12)のT字形における横棒および折り曲げられた縦棒はそれぞれ、前記ビットライン(BLT,BLC)の長手方向に対し約45 ゚回転されており、共通のドレイン(7,10)および共通のソース/ドレイン(8,9)は、前記共通のゲート(11,12)の折り曲げられた縦棒を超えて張り出し領域によって引き出されており、該張り出し領域にビットラインコンタクト(15)が設けられていることを特徴とする、プリチャージおよび等化組み合わせ回路。
IPC (2件)：
H01L 21/8242
, H01L 27/108
