特許
J-GLOBAL ID：201103084694607503
半導体集積回路のテスト素子パターンのレイアウト方法
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：特許公報
出願番号（国際出願番号）：特願平11-215623
公開番号（公開出願番号）：特開2001-044285
特許番号：特許第3322345号
出願日： 1999年07月29日
公開日（公表日）： 2001年02月16日
請求項（抜粋）：
【請求項1】 本チップの半導体素子を模擬するテスト素子をテストチップ内にレイアウトする、半導体集積回路のテスト素子パターンのレイアウト方法において、本チップの所望の領域のパターンデータを抜き出して第1のダミーパターンデータを形成するステップと、前記第1のダミーパターンデータからテスト素子パターンの外形に対応する大きさのパターンデータを除去して、空白データ部分を有する第2のダミーパターンデータを形成するステップと、前記第2のダミーパターンデータの前記空白データ部分にテスト素子のパターンデータを挿入してテストチップパターンデータを形成するステップと、テストチップ内に前記テストチップパターンデータを配置するステップとを有することを特徴とする、半導体集積回路のテスト素子パターンのレイアウト方法。
IPC (4件)：
H01L 21/82
, G06F 17/50
, H01L 21/822
, H01L 27/04
H01L 21/82 T
, G06F 15/60 654 N
, H01L 27/04 T
