特許
J-GLOBAL ID：201103085010117991
メモリサブシステム内への書き込みレベライゼーションの実装のための方法及び装置
発明者：
出願人/特許権者：
代理人 (3件)：
早川 裕司
, 佐野 良太
, 村雨 圭介
公報種別：公表公報
出願番号（国際出願番号）：特願2011-511628
公開番号（公開出願番号）：特表2011-522323
出願日： 2009年05月27日
公開日（公表日）： 2011年07月28日
要約：
【解決手段】 クロック信号及び一連のストローブ信号を位相合わせするための方法及び装置が開示される。1つの実施形態においては、メモリ制御器は、クロック信号を生成するように構成されるクロック発生器と、各ストローブ信号を生成するように構成される個々のストローブ信号発生器とを含む。メモリ制御器は、対応するメモリデバイスからのエラー信号を受け取るように構成される位相回復エンジンを更に含み、エラー信号は、ストローブ信号の複数の周期の各々のためのクロック信号に対するストローブ信号の位相合わせを示すエラー表示を伝える。位相回復エンジンは、ストローブ信号の複数の周期に対するエラー表示に依存する累積値を保持するように構成される加算器を含む。ストローブ信号発生器は、ストローブ信号の生成に関連する遅延を累積値に応じて制御するように構成される。【選択図】図1
請求項（抜粋）：
メモリデバイス(150)に対するクロック信号を生成するように構成されるクロック発生器(102)と、
前記メモリデバイスに対するストローブ信号を生成するように構成されるストローブ信号発生器(110)と、
前記メモリデバイスからのエラー信号を受け取るように構成される位相回復エンジン(120)と、を備えたメモリ制御器であって、
前記エラー信号は前記ストローブ信号の複数の周期の各々のための前記クロック信号に対する前記ストローブ信号の位相合わせを示すエラー表示を伝え、
前記位相回復エンジンは前記ストローブ信号の前記複数の周期に対する前記エラー表示に依存する累積値を保持するように構成される加算器を含み、
前記ストローブ信号発生器(110)は前記ストローブ信号の生成に関連する遅延を前記累積値に応じて制御するように構成されるメモリ制御器。
IPC (1件)：
FI (2件)：
G06F12/00 564D
, G06F12/00 597D
