半導体集積回路とその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外3名)
公報種別：特許公報
出願番号（国際出願番号）：特願平1-020214
公開番号（公開出願番号）：特開平2-201952
特許番号：特許第2549726号
出願日： 1989年01月30日
公開日（公表日）： 1990年08月10日
請求項（抜粋）：

【請求項1】半導体基体と、前記基体内に形成された第1導電型の第1の半導体領域と、前記基体内に形成された第2導電型の第2の半導体領域と、前記第1の半導体領域内に形成された第2導電型の第3の半導体領域と、前記第3の半導体領域内に形成された第1導電型の第4の半導体領域と、前記第1の半導体領域内に形成された第2導電型の第5の半導体領域と、前記第2の半導体領域内に形成された第1導電型の第6の半導体領域と、前記第6の半導体領域内に形成された第2導電型の第7の半導体領域と、前記第2の半導体領域内に形成された第1導電型の第8の半導体領域と、前記第3の半導体領域と前記第5の半導体領域との間の前記第1の半導体領域上にゲート絶縁層を介して形成された第1のゲート電極と、前記第6の半導体領域と前記第8の半導体領域との間の前記第2の半導体領域上にゲート絶縁層を介して形成された第2のゲート電極と、前記第5の半導体領域をソース、前記第3の半導体領域をドレインとした第2導電型の絶縁ゲート型FETと、前記第1の半導体領域をコレクタ、前記第3の半導体領域を前記第2導電型の絶縁ゲート型FETのドレインと共通化されたベース、前記4の半導体領域をエミッタとした第1極性型バイポーラトランジスタと、前記第8の半導体領域をソース、前記第6の半導体領域をドレインとした第1導電型の絶縁ゲート型FETと、前記第2の半導体領域をコレクタ、前記第6の半導体領域を前記第1導電型の絶縁ゲート型FETのドレインと共通化されたベース、前記7の半導体領域をエミッタとした第2極性型バイポーラトランジスタとを具備し、前記第2導電型の絶縁ゲート型FETのドレインと前記第1極性型バイポーラトランジスタのベースとが互いに共通化されている前記第3の半導体領域が、前記第2導電型の絶縁ゲート型FETのソースである前記第5の半導体領域よりも低濃度化され、前記第1導電型の絶縁ゲート型FETのドレインと前記第2極性型バイポーラトランジスタのベースとが互いに共通化されている前記第6の半導体領域が、前記第1導電型の絶縁ゲート型FETのソースである前記第8の半導体領域よりも低濃度化されていることを特徴とする半導体集積回路。

IPC (2件)：

H01L 21/8249 , H01L 27/06

FI (1件)：

H01L 27/06 321 H

引用特許：

審査官引用 (4件)

特開昭62-174965
特開昭63-244767
特開昭62-293665

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