特許
J-GLOBAL ID：201103086910522030
多重プロセッサ計算機システムのための記憶サブシステム
発明者：
出願人/特許権者：
代理人 (1件)：
合田 潔 (外3名)
公報種別：特許公告
出願番号（国際出願番号）：特願平1-038528
公開番号（公開出願番号）：特開平1-246655
出願日： 1989年02月20日
公開日（公表日）： 1989年10月02日
請求項（抜粋）：
【請求項1】複数のプロセッサを含む多重プロセッサ計算機システムのための記憶サブシステムであって、各プロセッサに接続された第1レベル・キャッシュと、各第1レベル・キャッシュに接続され、前記複数のプロセッサによって共用される第2レベル・キャッシュと、前記第2レベル・キャッシュに接続された第3レベル・メモリと、各プロセッサに対応して設けられ、対応するプロセッサから第1レベル・キャッシュに向うデータ又は命令を受け取って待合せさせる第1レベル記憶待ち行列と、各第1レベル記憶待ち行列に対応して設けられ、対応する第1記憶待ち行列の出力と前記第2レベル・キャッシュの入力との間に接続されて、前記データ又は命令を前記第2レベル・キャッシュに記憶させる前に対応する第1記憶待ち行列から前記データ又は命令を受取って待合せさせる第2レベル記憶待ち行列と、を具備することを特徴とする、多重プロセッサ計算機システムのための記憶サブシステム。
IPC (2件)：
G06F 15/16 320 K 8840-5L
, G06F 12/08 H 7608-5B
