特許
J-GLOBAL ID：201103088278151954
半導体メモリデバイスの高電圧発生回路
発明者：
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：特許公報
出願番号（国際出願番号）：特願平11-213260
公開番号（公開出願番号）：特開2000-057793
特許番号：特許第3663320号
出願日： 1999年07月28日
公開日（公表日）： 2000年02月25日
請求項（抜粋）：
【請求項1】メモリセルアレイ部と、前記メモリセルアレイ部を動作させるための行デコーダ部と、列デコーダ部と、Yアクセス部とを備えるメモリ装置において、読取り/スタンバイモード時及びプログラム/消去モード時に第1、第2クロックを発生させる第1クロック発生部と、前記第1クロック発生部のクロック信号を受けて、読取り/スタンバイモード時に一定の高電圧を出力、又はプログラム/消去モード時に第1、第2ポンピング電圧を発生する第1ポンプ部と、読取り/スタンバイモード時に前記第1ポンプ部から一定の高電圧を受けて行デコーダ部の動作信号を出力し、かつプログラム/消去モード時に高電圧を維持するための第1電圧調節部と、プログラム/消去モード時に各々第3、第4クロック信号を発生させる第2、第3クロック発生部と、プログラム/消去モード時に、前記第2クロック発生部のクロック信号、前記第1ポンプ部の第1、第2ポンピング電圧を受けて第3ポンピング電圧を出力する第2ポンプ部と、プログラム/消去モード時に、前記第3クロック発生部のクロック信号を受けて第4ポンピング電圧を出力する第3ポンプ部と、プログラム/消去モード時に、前記第3、第4ポンピング電圧が入力されて前記第1、第2、第3クロック発生部の動作を制御し、前記行デコーダ部、列デコーダ部、Yアクセス部の各々の動作電圧を出力する第2電圧調節部と、プログラム/消去モード時に、第1電圧調節部に一定の高電圧を出力するための電圧発生部とを備えることを特徴とする半導体メモリデバイスの高電圧発生回路。
IPC (1件)：
FI (1件)：
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