特許
J-GLOBAL ID：201103089347705890
EEPROMのワードラインを荷電する回路
発明者：
出願人/特許権者：
代理人 (1件)：
中村 稔 (外7名)
公報種別：特許公報
出願番号（国際出願番号）：特願平1-011749
公開番号（公開出願番号）：特開平2-007292
特許番号：特許第2723946号
出願日： 1989年01月20日
公開日（公表日）： 1990年01月11日
請求項（抜粋）：
【請求項1】EEPROM装置のワードラインを荷電する回路において、ワードラインと、上記ワードラインに作動的に接続されたデコード手段であって、上記ワードラインがプログラミングに選択されないときには上記ワードライン上の電荷の蓄積を防止しそして上記ワードラインがプログラミングに選択されたときには上記ワードライン上の電荷の蓄積を許容するためのデコーダ手段と、プログラミング電圧(Vpp)のソースと、クロック電圧電圧のソースと、第1及び第2の端子を有していて、上記第1の端子が上記クロック電圧ソースに接続されそして上記第2の端子が電荷ポンプノードを画成するような容量性手段と、上記プログラミング電圧のソースと上記ワードラインとの間に直列に接続された第1及び第2のネイティブな電界効果トランジスタであって、これら第1及び第2のトランジスタは共通の端子を有していると共に、各トランジスタがゲート電極を有しているような電界効果トランジスタと、上記電荷ポンプノードを上記第1及び第2のトランジスタの上記ゲート電極に接続する手段と、上記プログラミング電圧のソースと上記電荷ポンプノードとの間に直列に接続された第3及び第4のネイティブな電界効果トランジスタであって、これら第3及び第4のトランジスタは共通の端子を有していると共にその各々がゲート電極を有しているような電界効果トランジスタと、上記ワードラインを上記第3及び第4トランジスタのゲート電極に接続する手段と、上記第1及び第2トランジスタの共通の端子と、上記第3及び第4トランジスタの共通の端子とに接続されて、上記ワードラインが選択されなかったときに上記トランジスタの導通を防止するためのバイアス手段とを具備することを特徴とする回路。
IPC (1件)：
FI (1件)：
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