特許
J-GLOBAL ID：201103090609650454
同じ論理的空間を占有する複数のレジスタファイルを含むマイクロプロセッサ
発明者：
出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 伊藤 英彦
, 堀井 豊
, 森下 八郎
公報種別：特許公報
出願番号（国際出願番号）：特願2000-531777
特許番号：特許第3837289号
出願日： 1999年02月12日
請求項（抜粋）：
【請求項1】 第1の型の命令、第2の型の命令および空状態命令を含む命令セット内で定義される命令をデコードするよう構成されるデコードユニットを含み、前記命令セットは、第2の複数個のレジスタの各々が割当てられた論理的記憶場所に第1の複数個のレジスタの対応する1つが割当てられるよう、前記第1の型の命令を介してアクセス可能な前記第1の複数個のレジスタと前記第2の型の命令を介してアクセス可能な前記第2の複数個のレジスタとが論理的記憶装置に対応付けられるようさらに定義し、さらに、
前記第1の複数個のレジスタに対応する物理的記憶場所を含む第1のレジスタファイルと、
前記第2の複数個のレジスタに対応する物理的記憶場所を含む第2のレジスタファイルと、
前記第1のレジスタファイルに結合される第1の実行ユニットとを含み、前記第1の実行ユニットは前記第1の型の命令を実行するよう構成され、前記第1の実行ユニットは前記第1の型の前記命令についてのオペランドを前記第1のレジスタファイルから読出すよう構成され、さらに、
前記第2のレジスタファイルに結合される第2の実行ユニットを含み、前記第2の実行ユニットは前記第2の型の命令を実行するよう構成され、前記第2の実行ユニットは前記第2の型の前記命令についてのオペランドを前記第2のレジスタファイルから読出すよう構成され、
前記第1の型の第1の命令、前記空状態命令、および前記第2の型の前記第2の命令を含む第1の命令シーケンスの実行に応答して、前記第1の命令の実行と前記第2の命令の実行との間で前記第1のレジスタファイルと前記第2のレジスタファイルとの同期化を禁止するよう構成される、マイクロプロセッサ。
IPC (2件)：
G06F 9/34 ( 200 6.01)
, G06F 7/00 ( 200 6.01)
G06F 9/34 330
, G06F 7/00 201 A
