不揮発性半導体メモリ装置及びそれのフェイルビット数検出方法

発明者： ,
出願人/特許権者：
代理人 (1件)：萩原誠
公報種別：特許公報
出願番号（国際出願番号）：特願2001-354569
公開番号（公開出願番号）：特開2002-197898
特許番号：特許第4064658号
出願日： 2001年11月20日
公開日（公表日）： 2002年07月12日
請求項（抜粋）：

【請求項1】行と列のマトリックス形態に配列されたメモリセルのアレイを有する不揮発性半導体メモリ装置において、行アドレスに応じて前記行のうち1つを選択する行デコーダ回路と、前記選択された行のメモリセルにプログラムされたデータを感知し、感知されたデータを臨時に貯蔵する感知増幅回路と、列アドレスに応じて前記列の一部を選択し、選択された列に対応するデータビットを出力する列選択回路と、フェイルビット検出命令信号に応じて入出力ピンを通じて外部から提供される予想データビットを取り込む予想データ入力バッファ回路と、前記フェイルビット検出命令信号に応じて動作し、前記列選択回路によって選択されて入力されたデータビットがフェイルビットを含むかを判別して、判別の結果に従う第1及び第2フェイルフラグ信号からなるフェイルフラグ信号を出力するものであって、前記入力されたデータビットのうち1つがフェイルビットである時、前記第1フェイルフラグ信号を活性化し、前記入力されたデータビットのうち少なくとも2つがフェイルビットである時、前記第1及び第2フェイルフラグ信号を活性化して出力するフェイルビット検出回路と、前記フェイルビット検出回路からの前記フェイルフラグ信号に応じて前記選択された行のメモリセルに貯蔵されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを出力するフェイルビットカウント及びラッチ回路とを含み、前記フェイルコードは、第1フェイル状態信号と第2フェイル状態信号の組合せで構成され、前記第1フェイル状態信号は、前記第1フェイルフラグ信号が活性化される時に活性化され、前記第2フェイル状態信号は、前記第1フェイルフラグ信号が少なくとも2回活性化される時又は前記第1フェイルフラグ信号と前記第2フェイルフラグ信号とが同時に活性化される時に活性化されることを特徴とする不揮発性半導体メモリ装置。

IPC (4件)：

G11C 29/34 ( 200 6.01) , G11C 16/06 ( 200 6.01) , G11C 16/02 ( 200 6.01) , G11C 17/00 ( 200 6.01)

FI (4件)：

G11C 29/00 673 R , G11C 17/00 636 B , G11C 17/00 601 Z , G11C 17/00 D

引用特許：

審査官引用 (3件)

特開昭64-014797
特開平4-315900
特開平3-102274

前のページに戻る