特許
J-GLOBAL ID:201103092009301769
半導体装置
発明者:
,
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出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2010-239850
公開番号(公開出願番号):特開2011-119674
出願日: 2010年10月26日
公開日(公表日): 2011年06月16日
要約:
【課題】新たな構造の半導体装置を提供することを目的の一とする。【解決手段】複数の記憶素子が直列に接続され、複数の記憶素子の一は、第1〜第3のゲート電極、第1〜第3のソース電極、および第1〜第3のドレイン電極を有する第1〜第3のトランジスタを有し、第2のトランジスタは酸化物半導体層を含んで構成され、第1のゲート電極と、第2のソース電極または第2のドレイン電極の一方とは、電気的に接続され、第1の配線と、第1のソース電極と、第3のソース電極とは、電気的に接続され、第2の配線と、第1のドレイン電極と、第3のドレイン電極とは、電気的に接続され、第3の配線と、第2のソース電極または第2のドレイン電極の他方とは、電気的に接続され、第4の配線と、第2のゲート電極とは、電気的に接続され、第5の配線と、第3のゲート電極とは電気的に接続された半導体装置。【選択図】図11
請求項(抜粋):
第1の配線と、
第2の配線と、
第3の配線と、
第4の配線と、
第5の配線と、を有し、
前記第1の配線と、前記第2の配線との間には、複数の記憶素子が直列に接続され、
前記複数の記憶素子の一は、
第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、
第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、
第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、を有し、
前記第1のトランジスタは、半導体材料を含む基板に設けられ、
前記第2のトランジスタは、酸化物半導体層を含んで構成され、
前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極の一方とは、電気的に接続され、
前記第1の配線と、前記第1のソース電極と、前記第3のソース電極とは、電気的に接続され、
前記第2の配線と、前記第1のドレイン電極と、前記第3のドレイン電極とは、電気的に接続され、
前記第3の配線と、前記第2のソース電極または前記第2のドレイン電極の他方とは、電気的に接続され、
前記第4の配線と、前記第2のゲート電極とは、電気的に接続され、
前記第5の配線と、前記第3のゲート電極とは電気的に接続された半導体装置。
IPC (4件):
H01L 21/824
, H01L 27/108
, H01L 29/786
, G11C 11/405
FI (4件):
H01L27/10 321
, H01L29/78 613B
, H01L29/78 618B
, G11C11/34 352B
Fターム (132件):
5F083AD02
, 5F083AD10
, 5F083AD69
, 5F083GA01
, 5F083GA05
, 5F083GA11
, 5F083HA02
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