特許
J-GLOBAL ID：201103092839166899
同期遅延回路及び半導体集積回路装置
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：特許公報
出願番号（国際出願番号）：特願2000-060101
公開番号（公開出願番号）：特開2001-249732
特許番号：特許第3386031号
出願日： 2000年03月06日
公開日（公表日）： 2001年09月14日
請求項（抜粋）：
【請求項1】入力クロック信号を進行させる遅延測定用の第1の遅延回路列で、クロックを伝搬出力する所定の回路又は経路の遅延時間と、前記入力クロック信号の周期との差を測定し、前記測定された時間差を第2の遅延回路列で再現して出力する同期遅延回路が、複数組並置され、前記複数組の同期遅延回路のうちの少なくとも1組の同期遅延回路に遅延回路を設け、前記遅延回路が設けられた前記少なくとも1組の同期遅延回路では、前記所定の回路又は経路の出力と入力の一方を前記遅延回路で遅延させ前記所定の回路又は経路の遅延時間を可変させた遅延時間と、前記入力クロック信号の周期との時間差を前記第1の遅延回路列で測定し、前記測定された時間差を前記第2の遅延回路列で再現して出力する構成とされ、前記遅延回路が設けられた前記少なくとも1組の同期遅延回路での前記測定された時間差は、他の組の同期遅延回路と相違し、前記複数組の同期遅延回路の出力のうちの1つの出力が切替器を介して前記所定の回路又は経路に供給され、前記所定の回路又は経路の遅延時間と前記入力クロック信号の周期との大小関係が変化した場合にも、前記複数組の同期遅延回路のうちの1組の同期遅延回路から出力され前記所定の回路又は経路に供給されるクロックに不連続が生じないようにしたことを特徴とする同期遅延回路装置。
IPC (4件)：
G06F 1/10
, H03K 5/135
, H03L 7/00
, H04L 7/00
H03K 5/135
, H03L 7/00 B
, H04L 7/00 Z
, G06F 1/04 330 A
出願人引用 (5件)
全件表示
審査官引用 (5件)
全件表示
前のページに戻る
