特許

J-GLOBAL ID：201103093346947898

不揮発性半導体記憶装置

発明者： 金井 正博 ,  亀井 輝彦
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 井上 一 ,  布施 行夫 ,  大渕 美千栄
公報種別：特許公報
出願番号（国際出願番号）：特願2001-221786
公開番号（公開出願番号）：特開2003-036682
特許番号：特許第3640179号
出願日： 2001年07月23日
公開日（公表日）： 2003年02月07日
請求項（抜粋）：

【請求項1】1つのワードゲートと、第1,第2のコントロールゲートにより制御される第1,第2の不揮発性メモリ素子とを有するメモリセルを、相交差する第1及び第2の方向にそれぞれ複数配列してなるメモリセルアレイ領域と、前記メモリセルアレイ領域内の前記複数のメモリセルの各々の前記第1,第2のコントロールゲートを駆動するコントロールゲート駆動部と、を有し、前記メモリセルアレイ領域は、前記第2の方向で分割された複数のセクタ領域を有し、前記コントロールゲート駆動部は、前記複数のセクタ領域の各一つにそれぞれ対応する複数のコントロールゲートドライバを有し、前記複数のコントロールゲートドライバの各々は、対応する一つのセクタ領域内の前記第1,第2のコントロールゲートの電位を、他のセクタ領域とは独立して設定可能であり、前記複数のセクタ領域の各々は、前記第1の方向で分割された各領域内にてそれぞれ複数のメモリセル群を有する複数のブロック領域を有し、前記複数のブロック領域の各々には、前記複数のメモリセル群にそれぞれ接続されて前記第1の方向に延びる複数のサブビット線が設けられ、前記複数のブロック領域に亘ってそれぞれ前記第1の方向に延在形成され、前記複数のブロック領域内の前記複数のサブビット線の各々に共通接続される複数のメインビット線が設けられ、前記複数のメインビット線の各々と、前記複数のサブビット線の各々との共通接続箇所に、接続/非接続をそれぞれ選択する複数の選択スイッチング素子が設けられている、半導体記憶装置。

IPC (7件)：

G11C 16/02 ,  G11C 16/04 ,  G11C 16/06 ,  H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

G11C 17/00 611 F ,  G11C 17/00 623 Z ,  G11C 17/00 634 Z ,  H01L 27/10 434 ,  H01L 29/78 371