特許

J-GLOBAL ID：201103093533893300

半導体集積回路および半導体集積回路設計方法

発明者： 佐藤 賢
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2010-005042
公開番号（公開出願番号）：特開2011-146478
出願日： 2010年01月13日
公開日（公表日）： 2011年07月28日
要約：

【課題】チップサイズを縮小化すること。【解決手段】第1領域に形成される活性領域1と第2領域に形成されるウェル領域2とトランジスタゲート電極3とダミーゲート電極5と、コンタクト8とを備えている。活性領域1とトランジスタゲート電極3とは、トランジスタを形成している。トランジスタゲート電極3とダミーゲート電極5とは、互いに平行である複数の直線にそれぞれ沿うように形成されている。ダミーゲート電極5は、その第2領域とその第1領域との両方に配置されるように形成されている。コンタクト8は、その第2領域に形成され、ウェル領域2に同電位である配線層6にダミーゲート電極5を電気的に接続している。このような装置は、活性領域1とウェル領域2とが配置される領域のレイアウトサイズを小さくすることができ、その結果、チップサイズを縮小化することができる。【選択図】図1

請求項（抜粋）：

第1領域に形成される第1拡散層と、 前記第1領域と異なる第2領域に形成される第2拡散層と、 トランジスタゲート電極と、 ダミーゲート電極と、 前記第2領域に形成される配線層と、 コンタクトとを具備し、 前記トランジスタゲート電極と前記ダミーゲート電極とは、互いに平行である複数の直線にそれぞれ沿うように形成され、 前記第1拡散層と前記トランジスタゲート電極とは、トランジスタを形成し、 前記ダミーゲート電極は、前記第2領域と前記第1領域との両方に配置されるように形成され、 前記コンタクトは、前記第2領域に形成され、前記ダミーゲート電極を前記配線層に電気的に接続する 半導体集積回路。

IPC (7件)：

H01L 21/82 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/088 ,  H01L 21/823 ,  H01L 29/41 ,  H01L 21/768

FI (5件)：

H01L21/82 B ,  H01L27/04 A ,  H01L27/08 102C ,  H01L29/44 L ,  H01L21/90 A

Fターム (42件)：

4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD03 ,  4M104FF01 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH14 ,  5F033HH00 ,  5F033JJ00 ,  5F033KK04 ,  5F033UU04 ,  5F033VV01 ,  5F033VV06 ,  5F033XX03 ,  5F038CA02 ,  5F038CA18 ,  5F038CD02 ,  5F038EZ20 ,  5F048AA01 ,  5F048AB02 ,  5F048AB03 ,  5F048AC01 ,  5F048BA01 ,  5F048BB01 ,  5F048BB02 ,  5F048BB05 ,  5F048BE09 ,  5F048BF15 ,  5F048BF16 ,  5F048BF18 ,  5F064AA04 ,  5F064BB07 ,  5F064CC10 ,  5F064DD05 ,  5F064DD09 ,  5F064DD10 ,  5F064DD18 ,  5F064DD41 ,  5F064EE27 ,  5F064EE52