特許
J-GLOBAL ID：201103094171420154

クロック生成回路、シリアル/パラレル変換装置及びパラレル/シリアル変換装置並びに半導体装置

発明者：
薄井 敏正

薄井 敏正 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (3件)： 井上 一 ,  竹腰 昇 ,  黒田 泰
公報種別：特許公報
出願番号（国際出願番号）：特願2000-614557
特許番号：特許第4029568号
出願日： 2000年04月27日
請求項（抜粋）：
【請求項1】 入力クロック信号に基づいて多相の出力クロック信号を発生するクロック生成回路であって、 制御電圧に従って周波数が変化する出力信号を発振する電圧制御発振器と、 前記入力クロック信号の位相と前記電圧制御発振器の前記出力信号の位相とを比較し、その位相差を検出する位相比較器と、 前記位相比較器にて検出される前記位相差に応じた前記制御電圧を生成する制御電圧生成回路と、 前記制御電圧に従って前記入力クロック信号を遅延させることにより、前記多相の出力クロック信号を発生する可変遅延回路と、 を有し、 前記電圧制御発振器は、リング状に接続されたn個の差動バッファ回路を含み、 前記可変遅延回路は、前記電圧制御発振器に含まれる前記n個の差動バッファ回路の各々とそれぞれ同一構成を有する少なくとも2n個の差動バッファ回路を含み、 前記多相の出力クロック信号は、前記少なくとも2n個の差動バッファ回路のうちの奇数番目または偶数番目の各差動バッファ回路からの出力に基づいて生成されて、前記入力クロック信号の一周期(T)をn分割した位相差(T/n)を有するn相の出力クロック信号であることを特徴とするクロック生成回路。
IPC (2件)：
H03K 5/15 ( 200 6.01) ,  G06F 1/06 ( 200 6.01)
FI (2件)：
H03K 5/15 ,  G06F 1/04 310
引用特許：
出願人引用 (7件)
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審査官引用 (11件)
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