特許
J-GLOBAL ID：201103094860872259
デブロッキングフィルタ演算装置及びデブロッキングフィルタ演算方法
発明者：
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出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：特許公報
出願番号（国際出願番号）：特願2000-588976
特許番号：特許第3757116号
出願日： 1999年12月10日
請求項（抜粋）：
【請求項1】ブロック境界周辺の互いに隣接する第1ないし第8の画素データに対し、ブロックノイズ除去のためのフィルタリング処理演算を行うデブロッキングフィルタ演算装置において、
上記第1ないし第8の画素データのうちの各一対を入力とし、該各一対の入力データ、上記第1及び第8の画素データとこれらの画素データの外側に隣接する画素データと量子化パラメータの値とを比較して求めた2つの値、または丸めなしを示す任意の値のうちのいずれか1つを、それぞれ選択する第1、及び第2の選択回路と、
累算するための演算結果、または丸めを行うための任意の値を選択する第3の選択回路と、
上記第1、及び第2の選択回路の出力を入力とし、それぞれを上記フィルタリング処理演算のサイクルに応じてシフトさせる第1、第2のシフタと、
上記第1のシフタの出力、上記第2のシフタの出力、および上記第3の選択回路の出力を加算する加算器と、
上記加算器の出力を入力とし、該加算器の出力を上記累算するための演算結果として上記第3の選択回路へ出力するレジスタと、
上記レジスタの出力を入力とし、該レジスタの出力を上記フィルタリング処理演算のサイクルに応じてシフトさせ、演算結果として上記第3の選択回路に出力する第3のシフタとを、それぞれ有する、上記第1ないし第8の画素データに対応して並列に設けられた第1ないし第8の演算ブロックと、
上記第1ないし第8の演算ブロックからの出力を選択して出力する出力選択回路と、
上記演算ブロックのうちの、第1及び第2の演算ブロック、第3及び第4の演算ブロック、第5及び第6の演算ブロック、並びに第7及び第8の演算ブロックでそれぞれ構成される演算ブロックの組の、各組内におけるそれぞれのフィルタリング処理が終了するまでの処理演算のサイクルが同じとなり、かつ各組間において、それぞれの組のフィルタリング処理が順次連続して終了するように、上記処理演算のサイクルに応じて、上記各演算ブロックの処理演算を制御するとともに、上記出力選択回路を制御して上記演算ブロックからの出力を上記演算ブロックの組単位で選択してパイプライン出力させる制御回路とを備えたことを特徴とするデブロッキングフィルタ演算装置。
IPC (1件)：
FI (1件)：
引用特許：
出願人引用 (5件)
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審査官引用 (6件)
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