特許

J-GLOBAL ID：201103096771312595

低消費電力回路設計手法、及び半導体集積回路装置

発明者： 内田 和幸
出願人/特許権者： 株式会社東芝
代理人 (1件)： 堀口 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2009-161227
公開番号（公開出願番号）：特開2011-018137
出願日： 2009年07月07日
公開日（公表日）： 2011年01月27日
要約：

【課題】半導体集積回路装置の消費電力を削減する。【解決手段】半導体集積回路装置80のプロセッサ部1には、ペリフェラル部3に供給される3.3Vの電源電圧よりも低い複数の電源電圧が供給される。プロセッサ部1は、1.2Vの電源電圧が供給される第1の回路領域、1.0Vの電源電圧が供給される第2の回路領域、及び0.8Vの電源電圧が供給される第3の回路領域から構成される。第1乃至3の回路領域には、高閾値トランジスタからなる論理回路と低閾値トランジスタからなる論理回路がそれぞれ設けられる。【選択図】図2

請求項（抜粋）：

電源電圧が異なるライブラリが複数設けられ、前記ライブラリには閾値電圧の異なるトランジスタが複数用意されるLSIの低消費電力回路設計手法であって、 前記LSIの論理合成及びタイミング解析から、前記LSIの回路領域ごとに適用する電源電圧及びトランジスタの閾値電圧を選択するステップと、 前記LSIの配置配線を行うステップと、 を具備することを特徴とする低消費電力回路設計手法。

IPC (2件)：

G06F 17/50 ,  H01L 21/82

FI (3件)：

G06F17/50 658T ,  G06F17/50 656D ,  H01L21/82 D

Fターム (11件)：

5B046AA08 ,  5B046BA04 ,  5F064BB02 ,  5F064BB03 ,  5F064BB09 ,  5F064BB30 ,  5F064DD02 ,  5F064EE02 ,  5F064HH06 ,  5F064HH09 ,  5F064HH12