特許

J-GLOBAL ID：201103097157939707

半導体装置の製造方法

発明者： 藤森 麗樹 ,  大根 尚樹 ,  初谷 明
出願人/特許権者： オンセミコンダクター・トレーディング・リミテッド
代理人 (1件)： 須藤 克彦
公報種別：公開公報
出願番号（国際出願番号）：特願2010-053205
公開番号（公開出願番号）：特開2011-187816
出願日： 2010年03月10日
公開日（公表日）： 2011年09月22日
要約：

【課題】半導体装置の製造方法において、ヒューズ層を覆う絶縁膜の膜厚を精度良く調整する。【解決手段】半導体基板10上にザッピング素子1のヒューズ層12を形成し、ヒューズ層12を覆う第1の絶縁膜13を形成する。第1の絶縁膜13上にはヒューズ層12を覆うエッチングストッパー膜14を形成し、エッチングストッパー膜14を覆う第2の絶縁膜16を形成する。他の工程を経た後、第1のエッチング工程として、ヒューズ層12上で、第2の絶縁膜16をエッチングストッパー膜14に対して選択的にエッチングすることにより、エッチングストッパー膜14の表面を露出させる。次に、第2のエッチング工程として、ヒューズ層12上で、エッチングストッパー膜14を第1の絶縁膜13に対して選択的にエッチングすることにより、第1の絶縁膜13の表面を露出させる。【選択図】図4

請求項（抜粋）：

半導体基板上にザッピング素子のヒューズ層を形成する工程と、 前記ヒューズ層を覆う第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上に前記ヒューズ層を覆うエッチングストッパー膜を形成する工程と、 前記エッチングストッパー膜を覆う第2の絶縁膜を形成する工程と、 前記ヒューズ層上の前記第2の絶縁膜を前記エッチングストッパー膜に対して選択的にエッチングすることにより、前記エッチングストッパー膜の表面を露出させる第1のエッチング工程と、を備えることを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/82 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 23/52 ,  H01L 21/320

FI (3件)：

H01L21/82 F ,  H01L27/04 V ,  H01L21/88 S

Fターム (52件)：

5F033HH04 ,  5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033JJ08 ,  5F033JJ09 ,  5F033JJ11 ,  5F033KK01 ,  5F033KK08 ,  5F033KK09 ,  5F033KK11 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ19 ,  5F033QQ24 ,  5F033QQ35 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR15 ,  5F033RR22 ,  5F033SS04 ,  5F033TT02 ,  5F033VV07 ,  5F033VV11 ,  5F033XX28 ,  5F038AV10 ,  5F038AV15 ,  5F038CA10 ,  5F038CD18 ,  5F038EZ13 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20 ,  5F064CC09 ,  5F064CC22 ,  5F064DD48 ,  5F064EE27 ,  5F064EE32 ,  5F064EE33 ,  5F064EE56 ,  5F064FF04 ,  5F064FF27 ,  5F064FF29 ,  5F064FF30 ,  5F064FF32 ,  5F064FF34 ,  5F064FF45 ,  5F064GG01 ,  5F064GG03