特許

J-GLOBAL ID：201103097949646367

桁上げ-セーブ算術演算機構に対する加算器セル

発明者： カール、クナウエル ,  ウインフリート、カンプ
出願人/特許権者： シーメンス、アクチエンゲゼルシヤフト
代理人 (1件)： 富村 潔
公報種別：特許公報
出願番号（国際出願番号）：特願平1-105724
公開番号（公開出願番号）：特開平1-312626
特許番号：特許第3137629号
出願日： 1989年04月25日
公開日（公表日）： 1989年12月18日
請求項（抜粋）：

【請求項1】インバータ(I1)、ナンドゲート(NAND1)およびオアナンドゲート(ORNAND1)を有しており、第1および第2の加数入力端(A、B)がナンドゲート(NAND1)に、桁上げ入力端(Ci)がインバータ(I1)に、ナンドゲート(NAND1)の出力端がオアナンドゲート(ORNAND1)の1つのアンド入力端に、インバータ(I1)の出力端がオアナンドゲート(ORNAND1)の第1のオア入力端にそれぞれ接続されている桁上げ-セーブ算術演算機構に対する加算器セルにおいて、第1および第2の加数入力端(A、B)およびナンドゲート(NAND1)の出力端が第1の回路装置(SA1)と、また桁上げ入力端(Ci)およびインバータ(I1)の出力端が第2の回路装置(SA2)とそれぞれ接続されており、第1の回路装置(SA1)の第1の出力端がオアナンドゲート(ORNAND1)の第2のオア入力端と、また第1の回路装置(SA1)の第2、第3および第4の出力端が第2の回路装置(SA2)とそれぞれ接続されており、第2の回路装置(SA2)の出力端が和出力端(S)を、またオアナンドゲート(ORNAND1)の出力端が桁上げ出力端(Co)を形成し、第1の回路装置(SA1)が第1、第2および第3のpチャネルスイッチングトランジスタ(P1、P2、P3)および第1、第2および第3のnチャネルスイッチングトランジスタ(N1、N2、N3)を含んでおり、第1および第2のpチャネルスイッチングトランジスタ(P1、P2)が第1の直列回路を形成し、また第3のpチャネルスイッチングトランジスタ(P3)がそれに対して並列に接続されており、第1の直列回路の第1の端子および第3のpチャネルスイッチングトランジスタ(P3)の第1の端子が供給電圧(VDD)と接続されており、第3のpチャネルスイッチングトランジスタ(P3)の第2の端子が第1の直列回路の第2の端子と、第1および第2のnチャネルスイッチングトランジスタ(N1、N2)から成る第1の並列回路の第1の端子と、第1の回路装置(SA1)の第1の出力端を介してオアナンドゲート(ORNAND1)の第2のオア入力端とそれぞれ接続されており、第1の並列回路の第2の端子が第3のnチャネルスイッチングトランジスタ(N3)を介して接地点(GND)と接続されており、第1の加数入力端(A)が第1のPチャネルスイッチングトランジスタ(P1)のゲートおよび第2のnチャネルスイッチングトランジスタ(N2)のゲートと、第2の加数入力端(B)が第2のpチャネルスイッチングトランジスタ(P2)のゲートおよび第1のnチャネルスイッチングトランジスタ(N1)のゲートと、またナンドゲート(NAND1)の出力端が第3のpチャネルスイッチングトランジスタ(P3)のゲートおよび第3のnチャネルスイッチングトランジスタ(N3)のゲートとそれぞれ接続されており、第2の回路装置(SA2)が第4および第5のpチャネルスイッチングトランジスタ(P4、P5)および第4および第5のnチャネルスイッチングトランジスタ(N4、N5)を含んでおり、第4のpチャネルスイッチングトランジスタ(P4)の第1の端子がインバータ(I1)の出力端および第5のpチャネルスイッチングトランジスタ(P5)のゲートと接続されており、第4のnチャネルスイッチングトランジスタ(N4)の第1の端子が桁上げ入力端(Ci)および第5のnチャネルスイッチングトランジスタ(N5)のゲートと接続されており、第5のpチャネルスイッチングトランジスタ(P5)の第1の端子が第1の回路装置(SA1)の第2の出力端を介して、第5のnチャネルスイッチングトランジスタ(N5)の第1の端子が第1の回路装置(SA1)の第3の出力端を介して、また第4のpチャネルスイッチングトランジスタ(P4)のゲート端子および第4のnチャネルスイッチングトランジスタ(N4)のゲート端子が第1の回路装置(SA1)の第4の出力端を介してそれぞれ第1の回路装置(SA1)と接続されており、和出力端(S)が第4のpチャネルスイッチングトランジスタ(P4)および第4のnチャネルスイッチングトランジスタ(N4)の第2の端子並びに第5のpチャネルスイッチングトランジスタ(P5)および第5のnチャネルスイッチングトランジスタ(N5)の第2の端子にそれぞれ接続されていることを特徴とする桁上げ-セーブ算術演算機構に対する加算器セル。

IPC (1件)：

G06F 7/50

FI (2件)：

G06F 7/50 A ,  G06F 7/50 G

引用特許：

審査官引用 (4件)

• 特開昭61-148530
  
• 特開昭63-282421
  
• 特開昭61-262928
  
• 特開昭62-129057