特許

J-GLOBAL ID：201103098118348650

クロック異常検出回路

発明者： 王 継東
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2010-066339
公開番号（公開出願番号）：特開2011-199743
出願日： 2010年03月23日
公開日（公表日）： 2011年10月06日
要約：

【課題】クロック異常を検出する精度を向上させる技術を提供する。【解決手段】被検査クロックを遅延させる第1の遅延回路の出力と第2の遅延回路の出力よりLow期間を決める。定められたLow期間に信号変化をカウントする。被検査クロックとカウント値により異常検出する。第1の遅延回路の出力と第2の遅延回路の出力よりHigh期間を決める。定められたHigh期間に信号変化をカウントする。被検査クロックとカウント値により異常検出する。Low期間の異常とHigh期間の異常を統合する。【選択図】図4

請求項（抜粋）：

半導体集積回路のクロック信号異常検出回路であって、 被検査クロックを遅延させる第1と第2の遅延回路と、 前記第1の遅延回路の出力と前記第2の遅延回路の出力より検出期間を決める第1の検出期間設定部と、 前記第1の検出期間設定部で定められた期間に信号変化をカウントする第1のカウント部と、 前記被検査クロックと前記第1のカウント部の出力により異常検出する第1の異常検出部と、 前記第1の遅延回路の出力と前記第2の遅延回路の出力より検出期間を決める第2の検出期間設定部と、 前記第2の検出期間設定部で定められた期間に信号変化をカウントする第2のカウント部と、 前記被検査クロックと前記第2のカウント部の出力により異常検出する第2の異常検出部と、 前記第1の異常検出部の出力と前記第2の異常検出部の出力を統合する検出結果統合部と を具備することを特徴とする クロック異常検出回路。

IPC (3件)：

H03K 5/19 ,  H03K 5/26 ,  G06F 1/04

FI (5件)：

H03K5/19 Z ,  H03K5/26 C ,  H03K5/26 P ,  H03K5/26 G ,  G06F1/04 302Z

Fターム (16件)：

5J039HH06 ,  5J039HH12 ,  5J039HH17 ,  5J039HH18 ,  5J039JJ03 ,  5J039JJ13 ,  5J039JJ14 ,  5J039JJ15 ,  5J039JJ20 ,  5J039KK01 ,  5J039KK09 ,  5J039KK10 ,  5J039KK13 ,  5J039KK20 ,  5J039KK23 ,  5J039MM11