特許

J-GLOBAL ID：201103098336176100

窒化物半導体装置及びその製造方法

発明者： 柴田 大輔 ,  柳原 学 ,  上本 康裕
出願人/特許権者： パナソニック株式会社
代理人 (10件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2009-170847
公開番号（公開出願番号）：特開2011-029247
出願日： 2009年07月22日
公開日（公表日）： 2011年02月10日
要約：

【課題】ゲート電極にバイアス方向バイアスを印加した際におけるゲートリーク電流を低減した窒化物半導体装置を実現できるようにする。【解決手段】窒化物半導体装置は、基板101の上に順次形成された第1の窒化物半導体層104及び第2の窒化物半導体層105を含む半導体層積層体103を有している。半導体層積層体103の上には、p型の第3の窒化物半導体層108が選択的に形成されており、第3の窒化物半導体層108の上にはゲート電極109が形成されている。半導体層積層体103の上における第3の窒化物半導体層108の両側方には、それぞれ第1のオーミック電極106及び第2のオーミック電極107が形成されている。第1のゲート電極109は第3の窒化物半導体108とショットキー接触している。【選択図】図1

請求項（抜粋）：

基板と、 前記基板の上に順次形成された第1の窒化物半導体層及び該第1の半導体層と比べてバンドギャップが大きい第2の窒化物半導体層を含む半導体層積層体と、 前記半導体層積層体の上に選択的に形成されたp型の第3の窒化物半導体層と、 前記第3の窒化物半導体層の上に形成された第1のゲート電極と、 前記半導体層積層体の上における前記第3の窒化物半導体層の両側方にそれぞれ形成された第1のオーミック電極及び第2のオーミック電極とを備え、 前記第1のゲート電極は、前記第3の窒化物半導体とショットキー接触していることを特徴とする窒化物半導体装置。

IPC (5件)：

H01L 29/812 ,  H01L 29/778 ,  H01L 21/338 ,  H01L 21/28 ,  H01L 29/417

FI (5件)：

H01L29/80 H ,  H01L29/80 M ,  H01L21/28 301B ,  H01L21/28 301R ,  H01L29/50 J

Fターム (38件)：

4M104AA04 ,  4M104AA07 ,  4M104BB02 ,  4M104BB13 ,  4M104BB14 ,  4M104BB16 ,  4M104BB18 ,  4M104BB28 ,  4M104BB36 ,  4M104CC01 ,  4M104CC03 ,  4M104DD65 ,  4M104DD68 ,  4M104DD94 ,  4M104FF13 ,  4M104FF27 ,  4M104GG12 ,  4M104GG18 ,  5F102FA00 ,  5F102GB01 ,  5F102GC05 ,  5F102GD01 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GL04 ,  5F102GM04 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR12 ,  5F102GS01 ,  5F102GT01 ,  5F102GT02 ,  5F102GT03 ,  5F102GT05 ,  5F102HC01 ,  5F102HC15 ,  5F102HC19