特許

J-GLOBAL ID：201103099479275424

電子半導体装置用の誘電体層の形成方法

発明者： ファビオ ガランドリス ,  ルイザ マシーニ
出願人/特許権者： エスジーエス-トムソン マイクロエレクトロニクス エス・アール・エル
代理人 (1件)： 三好 秀和 (外1名)
公報種別：特許公報
出願番号（国際出願番号）：特願平1-252502
公開番号（公開出願番号）：特開平2-123754
特許番号：特許第2856326号
出願日： 1989年09月29日
公開日（公表日）： 1990年05月11日
請求項（抜粋）：

【請求項1】ソース領域と、ドレイン領域と、ポリシリコンゲート電極とを形成した後に、シリコンゲートMOS半導体素子表面上に誘電体層を形成する方法であって、a)前記表面上にテトラエチルオルトシリケート(TEOS)の第1の層(11)を付着させる工程と、b)前記第1の層上に自己平坦化シロキサン層(12)をスピン-オン法により付着させる工程と、c)低圧の窒素雰囲気下で、所定の時間、所定の温度で熱処理を行う工程と、d)大気圧の水蒸気雰囲気下で、所定の時間、さらに別の熱処理を行う工程とを備える、前記誘電体層上に形成される金属相互接続層に対して電気的な絶縁を付与するための誘電体層を形成する方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/316

FI (2件)：

H01L 21/90 M ,  H01L 21/316 M