特許
J-GLOBAL ID：201103099688202140
同期型半導体メモリ装置
発明者：
,
出願人/特許権者：
代理人 (2件)：
大塚 康徳
, 松本 研一
公報種別：特許公報
出願番号（国際出願番号）：特願平11-225702
公開番号（公開出願番号）：特開2000-090665
特許番号：特許第3941997号
出願日： 1999年08月09日
公開日（公表日）： 2000年03月31日
請求項（抜粋）：
【請求項1】 データを貯蔵するための複数のメモリセルを有するメモリセルアレーと、
外部からの第1、第2、及び第3外部クロック信号を受け入れて、内部クロック信号、複数の遅延制御信号、及び複数のフラグ信号を出力するクロック制御手段と、
前記内部クロック信号及び前記遅延制御信号に応じて、入力される複数ビットの入力データを貯蔵する入力データ貯蔵手段と、
前記内部クロック信号及び前記遅延制御信号に応じて、前記入力データ貯蔵手段からの入力データの読出し位置を示すように前記クロック制御手段からの前記フラグ信号を貯蔵するフラグ信号貯蔵手段と、
書き込み動作の間に、書き込み活性化信号が活性化されるとき、前記フラグ信号に応じて、前記入力データ貯蔵手段によって遅延された前記入力データを前記メモリセルアレーの対応するメモリセルに書き込む書き込み駆動手段と、
読出動作の間に、センスアンプ活性化信号に応じて、前記メモリセルアレーからのデータを感知するセンスアンプ手段と、
書き込み及び読出アドレスを比較して、第1、第2及び、第3比較信号を出力するアドレス比較手段と、
前記第1及び第2比較信号に応じて、前記入力データ貯蔵手段によって各々遅延された前記入力データを選択的に伝達する入力データ伝達手段と、
前記第1及び第2比較信号に応じて、前記フラグ信号貯蔵手段によって各々遅延された前記フラグ信号を選択的に伝達するフラグ信号伝達手段と、
前記フラグ信号伝達手段からの前記フラグ信号と前記第3比較信号を受け入れて、出力制御信号を出力する出力制御回路と、
前記出力制御信号に応じて、前記入力データ伝達手段からの前記入力データと前記メモリセルアレーからの前記セルデータとを選択的に貯蔵し、出力する出力手段とを含むことを特徴とする半導体メモリ装置。
IPC (5件)：
G11C 11/4076 ( 200 6.01)
, G11C 11/413 ( 200 6.01)
, G11C 11/417 ( 200 6.01)
, G11C 11/407 ( 200 6.01)
, G11C 11/401 ( 200 6.01)
G11C 11/34 354 C
, G11C 11/34 J
, G11C 11/34 305
, G11C 11/34 362 S
, G11C 11/34 362 C
