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J-GLOBAL ID：201202201820692554   整理番号：12A0507471

ADSL用の,オペアンプとCBSC回路の組み合わせを有する5次のΣΔ変調器

A 5th-order ΣΔ modulator with combination of op-Amp and CBSC circuit for ADSL applications

著者 (4件)： ZAMANI M. (Sci. and Res. Branch, Islamic Azad Univ., Dep. of Electrical Engineering, Tehran, IRN) ,  TAGHIZADEH M. (Kazerun Branch, Islamic Azad Univ., Dep. of Electrical Engineering, Kazerun, IRN) ,  MOGHADASI M. Naser (Sci. and Res. Branch, Islamic Azad Univ., Dep. of Electrical Engineering, Tehran, IRN) ,  VIRDEE B. S. (London Metropolitan Univ., Dep. of Electrical Engineering, London, GBR)
資料名： Analog Integrated Circuits and Signal Processing  (Analog Integrated Circuits and Signal Processing)
巻： 71  号： 1  ページ： 143-150  発行年： 2012年04月 
JST資料番号： W0439A  ISSN： 0925-1030  CODEN： AICPEF  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,非対称ディジタルサブスクライバ線(ADSL)用途の,コンパレータベーススイッチトキャパシタ(CBSC)ベースとオペアンプベース技術の組み合わせで,5次の単一ループ低歪みシグマ-デルタ変調器(SDM)を実現した。積分器(CBSCベース)とIIRフィルタ(オペアンプベース)を同時に用いるこの構造は,比較的に少ないフィドフォワード経路と,不整合への感度低減に対する変調器係数をもっている。変調器の電力消費を低減するために,積分器はCBSCとともに実装され,IIRフィルタブロックは単一OTAにより実装され,5ビット量子化器の入力で加算器を実現するために受動加算器を用いた。その設計目的は,ダイナミック性能を高く維持しながら電力消費を最小化することである。シミュレーション結果に示したように,2MHz信号帯域幅に対して,変調器は86.5dBのダイナミックレンジ(DR),および85dBのピーク信号対雑音と歪み比(SNDR),および8のオーバーサンプリング比を達成した。加えて,それは32MS/sで,1.8V電源から18.75mW消費し,1.6e~3の性能指数を得た。Copyright 2011 The Author(s) Translated from English into Japanese by JST.

シソーラス用語： *ΔΣ変調 ,  *変調器 ,  *ローカル回線 ,  *ディジタル通信 ,  *データ通信 ,  演算増幅器 ,  コンパレータ ,  SC回路 ,  積分器 ,  再帰フィルタ ,  フィードフォワード ,  不整合 ,  電力消費 ,  量子化器 ,  加算器 ,  動特性 ,  シミュレーション ,  ダイナミックレンジ ,  雑音特性 ,  SN比 ,  標本抽出 ,  *AD変換器 ,  データ変換
準シソーラス用語： ADSL ,  IIRフィルタ ,  SNDR ,  オーバサンプリング

分類 (2件)： 変復調回路  (NC05050F) ,  通信方式一般  (ND07010E)

タイトルに関連する用語 (4件)： ADSL ,  オペアンプ ,  組み合わせ ,  ΣΔ変調器