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J-GLOBAL ID：201202201885662741   整理番号：12A0111488

プリントエレクトロニクス技術を用いたZnO薄膜によるメモリスタデバイスのコスト効率の良い制作

Cost-effective fabrication of memristive devices with ZnO thin film using printed electronics technologies

著者 (5件)： CHOI Kyung Hyun (Jeju National Univ., School of Mechatronics Engineering, 66 Jejudaehakno, 690-756, Jeju, KOR) ,  MUSTAFA Maria (Jeju National Univ., School of Mechatronics Engineering, 66 Jejudaehakno, 690-756, Jeju, KOR) ,  RAHMAN Khalid (Jeju National Univ., School of Mechatronics Engineering, 66 Jejudaehakno, 690-756, Jeju, KOR) ,  JEONG Bum Ko (Jeju National Univ., School of Electronic Engineering, 66 Jejudaehakno, 690-756, Jeju, KOR) ,  DOH Yang Hui (Jeju National Univ., School of Electronic Engineering, 66 Jejudaehakno, 690-756, Jeju, KOR)
資料名： Applied Physics. A. Materials Science & Processing  (Applied Physics. A. Materials Science & Processing)
巻： 106  号： 1  ページ： 165-170  発行年： 2012年01月 
JST資料番号： D0256C  ISSN： 0947-8396  CODEN： APHYCC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 本論文ではプロトタイプ的なメモリスタデバイスを提案した。トップ及びボトム電極を簡単でコスト効率のよい方法,すなわち電気流体力学的プリンティングによって作成した。ボトム電極パターンの堆積には60wt%銀を含む銀インクを常温において電場中の金属キャピラリを通して制御流にさらして電気流体力学的ジェットを生成し,一定の堆積速度でガラス基板上に銀の均一パターンを堆積した。トップ電極も同様の方法で堆積した。トップとボトム電極間にはスピンコーティング法を用いてZnOの均一層を製膜した。ナノスケールのZnOメモリスタ積層のチャンネル長は370μmでチャンネル幅は82μmであった。作成したメモリスタを特性評価を行い電流電圧曲線を解析した。今回のデバイスはメモリスタデバイスにみられる典型的な非揮発性抵抗スイッチングを示し,EHDプリントパターンがメモリデバイス作成のための信頼できる方法である事を示した。Copyright 2011 Springer-Verlag Translated from English into Japanese by JST.

シソーラス用語： *酸化亜鉛 ,  *記憶素子 ,  ナノ構造 ,  電流電圧特性 ,  スイッチング ,  半導体薄膜 ,  印刷 ,  電気流体力学 ,  電極 ,  スピンコーティング
準シソーラス用語： *メモリスタ ,  メモリ素子 ,  抵抗スイッチング

分類 (1件)： 固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (5件)： エレクトロニクス ,  ZnO薄膜 ,  メモリスタ ,  コスト効率 ,  制作