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J-GLOBAL ID：201202203787952980   整理番号：12A1485123

遅延による分割を用いたマルチフィジックス回路の並列過渡シミュレーション

Parallel Transient Simulation of Multiphysics Circuits Using Delay-Based Partitioning

著者 (7件)： PRIYADARSHI Shivam (North Carolina State Univ., NC, USA) ,  SAUNDERS Christopher S. (Chalmers Univ. Technol., Gothenburg, SWE) ,  KRIPLANI Nikhil M. (North Carolina State Univ., NC, USA) ,  DEMIRCIOGLU Harun (North Carolina State Univ., NC, USA) ,  DAVIS W. Rhett (North Carolina State Univ., NC, USA) ,  FRANZON Paul D. (North Carolina State Univ., NC, USA) ,  STEER Michael B. (North Carolina State Univ., NC, USA)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 31  号： 10  ページ： 1522-1535  発行年： 2012年10月 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 超大規模回路の過渡シミュレーションは計算時間の点で問題となる。本論文の方法では回路内部と物理的領域間に存在する遅延を利用し,マルチドメイン回路を分割した各領域を共用メモリ機械の異ったコアでシミュレーションする。全体領域シミュレーションを扱うために分割領域の間に遅延素子を用いる。回路シミュレータ上におけるこの方法の詳細なフローと効率的なマルチスレッド実装を示す。以上により大幅な高速化を達成できるが,一方,高速化率は同期,ワークロード分布,初期シミュレーションなどの並列化オーバーヘッドに大きく依存する。

シソーラス用語： *回路シミュレーション ,  計算機シミュレーション ,  *過渡解析 ,  *回路分割 ,  *遅れ要素 ,  マルチスレッド ,  CPU時間
準シソーラス用語： *並列シミュレーション

分類 (2件)： 計算機シミュレーション  (JE11000H) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (3件)： 遅延 ,  マルチフィジックス ,  過渡シミュレーション