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J-GLOBAL ID:201202206791445986   整理番号:12A1143572

サブ20nmテクノロジーにおける64Gb 533Mb/s DDRインタフェイスMLC NANDフラッシュ

A 64Gb 533Mb/s DDR Interface MLC NAND Flash in Sub-20nm Technology
著者 (37件):
資料名:
巻: 2012  ページ: 430-431,431A  発行年: 2012年 
JST資料番号: D0753A  ISSN: 0193-6530  資料種別: 会議録 (C)
記事区分: 短報  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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高密度で高スループットのNANDフラッシュの需要が急増している。サブ20nmにスケーリングする場合の主要課題は,大きな浮遊ゲート(FG)結合干渉によるビット誤り率の低減と,チャネル間キャパシタンス増加によるプログラムディスターブの克服である。本稿は,サブ20nmテクノロジーによる,533Mb/s DDRインタフェイスを備えた,64Gbマルチレベルセル(MLC)NANDフラッシュを示した。大きなFG干渉は,結合前訂正再プログラムとP3パターンプレパルス方式により克服した。プログラムディスターブは,禁止チャネル結合低減技法を開発して改善した。ウェーブパイプライン方式により実装した533Mb/s DDRインタフェイスの下で,それぞれ25Mb/sと269Mb/sの最大プログラムスループットと読取りスループットを達成した。
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分類 (2件):
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半導体集積回路  ,  記憶装置 
タイトルに関連する用語 (4件):
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