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J-GLOBAL ID：201202207715413397   整理番号：12A0871006

HORNET:サイクルレベル・マルチコアシミュレータ

HORNET: A Cycle-Level Multicore Simulator

著者 (8件)： REN Pengju (Xi’an Jiaotong Univ., Xi’an, CHN) ,  LIS Mieszko (Massachusetts Inst. Technol., MA, USA) ,  CHO Myong Hyon (Massachusetts Inst. Technol., MA, USA) ,  SHIM Keun Sup (Massachusetts Inst. Technol., MA, USA) ,  FLETCHER Christopher W. (Massachusetts Inst. Technol., MA, USA) ,  KHAN Omer (Univ. Connecticut, CT, USA) ,  ZHENG Nanning (Xi’an Jiaotong Univ., Xi’an, CHN) ,  DEVADAS Srinivas (Massachusetts Inst. Technol., MA, USA)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 31  号： 6  ページ： 890-903  発行年： 2012年06月 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： マルチコアCPUがふつうになってきて将来は1000コアも予測されており,コアの数の増加に現状の小規模のシミュレータでは対処できない。NoC(network-on-chip)アーキテクチャによる並列,再構成可能,サイクルレベル・マルチコアシミュレータのHORNETについて報告した。並列シミュレーションエンジンによりプロセサ内のコアの数にほぼリニアなスケールでサイクルごとの正確な動作が得られる。同期の精度を落とすとさらに高速シミュレーションが可能である。

シソーラス用語： *マイクロプロセッサ ,  *シミュレータ ,  *相互結合網 ,  超LSI ,  並列処理
準シソーラス用語： NoC ,  *マルチコア

分類 (1件)： ディジタル計算機ハードウェア一般  (JC04010C)