高精度トラックアンドラッチ比較器

SADEGHIPOUR K. D.

文献

J-GLOBAL ID：201202214298339320 整理番号：12A0721277

高精度トラックアンドラッチ比較器

An accurate track-and-latch comparator

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著者 (1件)：
資料名：
巻： 9 号： 8 ページ： 808-814 (J-STAGE) 発行年： 2012年
JST資料番号： U0039A ISSN： 1349-2543 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

本文では,新しい高精度トラックアンドラッチ比較器回路を示す。ラッチのオフセット電圧を負帰還ループで補償し,前置増幅器を用いずに低いオフセット電圧を実現する。改良型再生ラッチにおけるプルアップデバイスを切り替えて,トラック相内で比較器の零入力電流を低減する。0.18μm CMOSプロセスでの本設計の比較器のモンテカルロシミュレーション結果により,等価入力換算オフセット電圧は,オフセット除去前は1シグマで26mVであったが,1シグマで200μVであることを示す。この比較器は500MHzクロック周波数で動作しながら1.8V電源で400μW消費する。その電力消費は以前に報告した構造よりも最高33%まで改善されている。(翻訳著者抄録)

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その他の電子回路

引用文献 (6件)：

[1] B. Razavi and B.A. Wooley, “Design techniques for high-speed, high-resolution comparators,” IEEE J. Solid-State Circuits, vol. 27, no. 12, pp. 1916-1926, 1992.
[2] M. Miyahara, et al., “A Low-Noise Self-Calibrating Dynamic Comparator for High-Speed ADCs,” IEEE Asian Solid-state Cir. Cnf. Proceeding, pp. 269-272, 2008.
[3] K. D. Sadeghipour, “A new Offset cancelled latch comparator for high-speed, low power ADCs,” IEEE APCCAS Proceeding, pp. 13-16, 2010.
[4] S. Chatterjee, et al., “0.5-V analog circuit techniques and their application in OTA and filter design,” IEEE J. Solid-State Circuits, vol. 40, no. 12, pp. 2373-2387, 2005.
[5] M. Miyahara and A. Matsuzawa, “A Low-Offset Latched Comparator Using Zero-Static Power Dynamic Offset Cancellation Technique,” IEEE Asian Solid-state Cir. Cnf. Proceeding, pp. 233-236, 2009.

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