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J-GLOBAL ID：201202221911541517   整理番号：12A1143569

誤り予測LDPCアーキテクチャと誤り訂正方式により寿命を10倍以上延長し誤りを76%以上低減するソリッドステートドライブ(SSD)

Over-10x-Extended-Lifetime 76%-Reduced-Error Solid-State Drives (SSDs) with Error-Prediction LDPC Architecture and Error-Recovery Scheme

著者 (3件)： TANAKAMARU Shuhei (Univ. Tokyo, Tokyo, JPN) ,  YANAGIHARA Yuki (Univ. Tokyo, Tokyo, JPN) ,  TAKEUCHI Ken (Univ. Tokyo, Tokyo, JPN)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2012  ページ： 424-425,425A  発行年： 2012年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： デバイスの小型化に伴い,隣接メモリ間のフローティングゲート(FG)間の容量結合は,メモリセルの信頼性を著しく劣化させる。本稿は,以下2種の高信頼性技法を備えたSSDを報告した。1)誤り予測低密度パリティ検査(LDPC)誤り訂正符号による寿命延長:誤り予測系列はNANDコントローラの単純な論理ゲートにより実現したが,ごく僅かな制御回路面積の付加により通常のBCHよりも寿命を10倍以上に延長した,2)誤り訂正方式:プログラムディスターブ誤り回復パルスをメモリセルに印加してこの誤り率を76%低減し,データ保持誤り回復パルスをメモリセルに印加してこのビット誤り率を56%低減した。

シソーラス用語： 駆動機構 ,  *フラッシュメモリ ,  フローティングゲート ,  電磁結合 ,  記憶素子 ,  信頼性 ,  誤り訂正符号 ,  *寿命延長 ,  符号誤り ,  論理回路 ,  論理素子 ,  制御回路 ,  面積 ,  BCH符号 ,  誤り率 ,  *誤り訂正 ,  劣化故障
準シソーラス用語： *NANDフラッシュ ,  *SSD ,  チップ面積 ,  ビット誤り率 ,  メモリセル ,  低密度パリティ検査符号 ,  容量結合 ,  論理ゲート

分類 (2件)： 半導体集積回路  (NC03162T) ,  記憶装置  (JC04060F)

タイトルに関連する用語 (8件)： 誤り ,  予測 ,  LDPC ,  アーキテクチャ ,  誤り訂正 ,  寿命 ,  ソリッドステートドライブ ,  SSD