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J-GLOBAL ID：201202221954621743   整理番号：12A0744670

65nm HR-SOI CMOS技術における遅波CPWの性能改善対CPWと損失分布解析

Performance Improvement Versus CPW and Loss Distribution Analysis of Slow-Wave CPW in 65nm HR-SOI CMOS Technology

著者 (8件)： TANG Xiao-Lan (Inst. Microelectronics Electromagnetism and Photonic, Grenoble, FRA) ,  FRANC Anne-Laure (Inst. Microelectronics Electromagnetism and Photonic, Grenoble, FRA) ,  FRANC Anne-Laure (Darmstadt Univ., DEU) ,  PISTONO Emmanuel (Inst. Microelectronics Electromagnetism and Photonic, Grenoble, FRA) ,  SILIGARIS Alexandre (CEA, Grenoble, FRA) ,  VINCENT Pierre (CEA, Grenoble, FRA) ,  FERRARI Philippe (Inst. Microelectronics Electromagnetism and Photonic, Grenoble, FRA) ,  FOURIER Jean-Michel (Inst. Microelectronics Electromagnetism and Photonic, Grenoble, FRA)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 59  号： 5  ページ： 1279-1285  発行年： 2012年05月 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： コプレーナ導波路(CPW)はシリコン基板上にCMOS技術で作られるが,低抵抗シリコン基板(ρ<30Ωcm)の誘電損失によってミリ波帯では減衰損失が非常に大きい。65nm 高抵抗SOI(HR-SOI)CMOS技術で集積遅波CPW(S-CPW)を制作し,通常のCPWと比較した。S-CPWは実効誘電率の面でミリ波周波数で高性能を示した。さらにS-CPWはHR基板上にメタルのフローティングシールドを付け加えているが減衰定数は小さい。S-CPWとCPWの特性インピーダンスを調べた。28ΩS-CPWと65ΩS-CPWでは実効誘電率が6倍と2倍改善した。S-CPW構造の損失分布を,標準バルクとHR-SOI基板の両方でパターニングしたフローティングシールドの長さを変えて詳細に調べた。

シソーラス用語： 半導体集積回路 ,  EHF波 ,  半導体プロセス ,  *コプレーナ導波路 ,  特性インピーダンス ,  素子構造 ,  減衰定数 ,  性能指数 ,  構造特性
準シソーラス用語： *CMOSプロセス ,  CMOS集積回路 ,  CPW【導波路】 ,  *SOI ,  ミリ波 ,  *遅波構造

分類 (1件)： 光導波路,光ファイバ,繊維光学  (BD06030H)

タイトルに関連する用語 (7件)： CMOS技術 ,  遅波 ,  CPW ,  性能改善 ,  損失 ,  分布 ,  解析