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J-GLOBAL ID：201202233039003424   整理番号：12A0057608

容量電圧特性測定を用いたサブ100nm pMOSFETの寄生容量除去

Parasitic capacitance removal of sub-100nm p-MOSFETs using capacitance-voltage measurements

著者 (6件)： STEINKE Daniel R. (Coll. of Nanoscale Sci. and Engineering, Univ. at Albany, 255 Fuller Rd. Albany, NY 12203, USA) ,  PICCIRILLO Joseph (Coll. of Nanoscale Sci. and Engineering, Univ. at Albany, 255 Fuller Rd. Albany, NY 12203, USA) ,  GAUSEPOHL Steven C. (Coll. of Nanoscale Sci. and Engineering, Univ. at Albany, 255 Fuller Rd. Albany, NY 12203, USA) ,  VIVEKAND Saikumar (Coll. of Nanoscale Sci. and Engineering, Univ. at Albany, 255 Fuller Rd. Albany, NY 12203, USA) ,  RODGERS Martin P. (Coll. of Nanoscale Sci. and Engineering, Univ. at Albany, 255 Fuller Rd. Albany, NY 12203, USA) ,  LEE Ji Ung (Coll. of Nanoscale Sci. and Engineering, Univ. at Albany, 255 Fuller Rd. Albany, NY 12203, USA)
資料名： Solid-State Electronics  (Solid-State Electronics)
巻： 68  ページ： 51-55  発行年： 2012年02月 
JST資料番号： H0225A  ISSN： 0038-1101  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： ゲート長当たりの固有容量を抽出するためにサブ100nm 高k/金属ゲートpMOSFETの容量電圧特性測定を行った。そして,実験結果と比較するために有限要素モデリングを用いてシミュレートしたデバイス上で繰返した。シミュレートしたデバイスのために,固有チャネル容量を寄生容量から分離した。それは,シミュレーションに対する寄生容量の解析モデルの比較のためである。Copyright 2012 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.

シソーラス用語： *MOSFET ,  *漂遊容量 ,  容量電圧特性 ,  ゲート【半導体】 ,  モデリング ,  通信路容量 ,  解析モデル ,  *除去
準シソーラス用語： *pMOSFET ,  ゲート長 ,  チャネル容量 ,  *寄生容量 ,  有限要素モデリング

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (4件)： 容量電圧特性 ,  サブ ,  pMOSFET ,  寄生容量