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J-GLOBAL ID：201202245889159855   整理番号：12A1143442

45nm SOI CMOSにおける4タップFFEと5タップDFEの両機能を用いた19Gbspシリアルリンク受信機

A 19Gb/s Serial Link Receiver with Both 4-Tap FFE and 5-Tap DFE Functions in 45nm SOI CMOS

著者 (6件)： AGRAWAL Ankur (IBM T.J. Watson Res. Center, NY) ,  BULZACCHELLI John (IBM T.J. Watson Res. Center, NY) ,  DICKSON Timothy (IBM T.J. Watson Res. Center, NY) ,  LIU Yong (IBM T.J. Watson Res. Center, NY) ,  TIERNO Jose (IBM T.J. Watson Res. Center, NY) ,  FRIEDMAN Daniel (IBM T.J. Watson Res. Center, NY)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2012  ページ： 134-135,135A  発行年： 2012年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： バックプレーン通信などマルチGbpsデータ速度における現行高速I/Oトランシーバの帯域幅制限を克服するため,4タップのフィードフォワード等化(FFE)と5タップの判定帰還等化(DFE)の両方が可能で,面積効率と電力効率はDFEのみのRXと同等のRXを実現する設計方法を紹介した。そのブロック図と動作原理を述べた。このRX試験チップを45nm SOI CMOSプロセスで作製した。アクティブRX面積は0.07ミリ平方で,RX入力感度測定値は17Gb/sにおいて53mV_ppdであった。速度と等化能力を評価した結果から,FFEとDFEを組み合わせる本設計法が,どちらか一方の等化方法よりも有利であることを明らかにした。

シソーラス用語： *プリント基板 ,  *デバイスインタフェイス ,  *受信機 ,  SOI構造 ,  等化 ,  半導体プロセス ,  半導体集積回路 ,  電力効率 ,  誤り率
準シソーラス用語： BER【誤り率】 ,  CMOS集積回路 ,  *シリアルリンク ,  *バックプレーン ,  フィードフォワード等化 ,  判定帰還等化

分類 (2件)： 入出力インタフェイス  (JC04040J) ,  プリント回路  (NA05040O)

タイトルに関連する用語 (6件)： SOI ,  CMOS ,  タップ ,  DfE ,  シリアルリンク ,  受信機