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J-GLOBAL ID：201202249749407498   整理番号：12A0146370

完全集積化65nm CMOS半カスコードSFDS PAの設計問題

Design challenges of a fully integrated 65 nm CMOS half cascode SFDS PA

著者 (4件)： LUQUE Y. (Univ. of Bordeaux, IMS Lab., 33405, Talence cedex, FRA) ,  KERHERVE E. (Univ. of Bordeaux, IMS Lab., 33405, Talence cedex, FRA) ,  DELTIMPLE N. (Univ. of Bordeaux, IMS Lab., 33405, Talence cedex, FRA) ,  BELOT D. (STMicroelectronics, Minatec, Grenoble, FRA)
資料名： Analog Integrated Circuits and Signal Processing  (Analog Integrated Circuits and Signal Processing)
巻： 70  号： 2  ページ： 181-187  発行年： 2012年02月 
JST資料番号： W0439A  ISSN： 0925-1030  CODEN： AICPEF  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,広帯域マルチスタンダード完全集積化65nm CMOS電力増幅器(PA)の測定結果について示した。このPAはカスコードされた半積層折り重ね擬似差動構造(HSFDS)に基づいている。この実証機はただ1つの段により構成されている。それは,43%の-3dBでの帯域幅(B_w-3dB)で,2.2GHzにおいて10dBの最大利得を提供した。1.95GHzでは,最大出力電力(P_max)は12%の電力付加効率(PAE)で23.3dBmである。1dB圧縮での出力電力(OCP₁)は21dBmである。2.4GHzでは,P_maxは11.3%のPAEで23dBである。この周波数でOCP₁は20dBmである。Copyright 2011 Springer Science+Business Media, LLC Translated from English into Japanese by JST.

シソーラス用語： *CMOS構造 ,  *電力増幅器 ,  *回路設計 ,  縦続接続 ,  集積 ,  *広帯域 ,  積層構造 ,  利得 ,  電力付加効率 ,  無線伝送 ,  電力消費 ,  WAN【通信】 ,  信号解析 ,  等価回路
準シソーラス用語： 完全集積化 ,  WWAN ,  WMAN

分類 (1件)： 増幅回路  (NC05040U)

タイトルに関連する用語 (5件)： 集積化 ,  CMOS ,  カスコード ,  PA ,  設計